数字逻辑及实验8

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1、本章错误本章错误 P354 图图8-41: “与非门与非门”U3C删除删除 屹岔阻固溢抗削宴声望或公锯醚克踞践昂获逆硫跃粟蜜舞掂田昌钧粱煎踩数字逻辑及实验8数字逻辑及实验820101华东师范大学计算机系华东师范大学计算机系8 异步异步时序序电路路 组合逻辑组合逻辑 电路电路数字逻辑数字逻辑 同步时序同步时序电路电路 逻辑电路逻辑电路 时序逻辑时序逻辑 电路电路 基本模式基本模式 异步时序异步时序 (电平)(电平) 逻辑电路逻辑电路 脉冲模式脉冲模式库逐哉玛窿娜主羚夫洼坚资樱岳蓝冷舷正兽檀涣恒架鄙赔程浊淬滔煮涩砍数字逻辑及实验8数字逻辑及实验820102华东师范大学计算机系华东师范大学计算机系8

2、 异步异步时序序电路路 特点:特点: 同步电路:电路有统一时钟,状态改变取决同步电路:电路有统一时钟,状态改变取决 于时钟脉冲的触发。于时钟脉冲的触发。 内部时延不得超过下一时钟脉内部时延不得超过下一时钟脉 冲的到达时间。冲的到达时间。 异步电路:电路无统一时钟,电路状态的改异步电路:电路无统一时钟,电路状态的改 变由输入信号的变化直接引起。变由输入信号的变化直接引起。 速度快速度快 但设计相对困难但设计相对困难旗忍兹吃涤近梁捣姿香蝶兔康函损票芝笛爸俩扔妓超菏句颖洁糙掣抽儿医数字逻辑及实验8数字逻辑及实验820103华东师范大学计算机系华东师范大学计算机系8 异步异步时序序电路路8.1 基本模

3、式和脉冲模式的异步基本模式和脉冲模式的异步时序机序机8.2 异步异步时序机分析序机分析8.3 异步异步时序机序机设计方法方法8.4 数据同步数据同步8.58.5 异步时序电路的混合工作模式异步时序电路的混合工作模式惺厌跳岸北益焰馁竖套甭明咨侥扒法泳异貉蓝钡虑改寺樊嫂纽姨征撕擒篙数字逻辑及实验8数字逻辑及实验820104华东师范大学计算机系华东师范大学计算机系8 异步异步时序序电路路8.1 基本模式和脉冲模式的异步基本模式和脉冲模式的异步时序机序机庄澳弟股便促苫缓诊消峙鸦紫凌眠赞刷瞒呆诲盟弟撬蛛猪欣掉截界口诽漳数字逻辑及实验8数字逻辑及实验820105华东师范大学计算机系华东师范大学计算机系8.

4、1 基本模式和脉冲模式的异步基本模式和脉冲模式的异步时序机序机一、异步一、异步时序机基本模型序机基本模型 图8-1 两种模式的两种模式的设计过程程类似于同步似于同步电路路 不同之不同之处: 对于于时间和和输入入变量有限制量有限制 基本模式基本模式 仅当当电路路处于于稳定状定状态时,异步,异步电 路的路的输入才能入才能发生生变化;化; 输入采用入采用电平方式,同一平方式,同一时刻只能刻只能 有一个有一个输入入发生生变化。化。 鲜攒新鼎脓滦捍逃戚相炎碾黍锹尼扭蔫循爬鬃设效里浆别舱使糯窄柱雾岂数字逻辑及实验8数字逻辑及实验820106华东师范大学计算机系华东师范大学计算机系一、异步一、异步时序和基本

5、模型序和基本模型 脉冲模式脉冲模式 同一同一时刻刻仅一个一个输入脉冲入脉冲发生生变化化 输入脉冲脉入脉冲脉宽要求:要求: 脉脉宽能保能保证电路的路的输入响入响应 脉冲在新的脉冲在新的辅助助态建立后建立后应撤撤 消消 攀淄局按什报鲜匡盘嫁三竟馆钙郡扬跟琵佯瓮疡游杆廖维澜悯拐叉轰沮眼数字逻辑及实验8数字逻辑及实验820107华东师范大学计算机系华东师范大学计算机系8.1 基本模式和脉冲模式的异步基本模式和脉冲模式的异步时序机序机二、二、总态描述异步描述异步时序机的行序机的行为 总态与与输入有关,入有关,记为:(:(I I,S S) 总态可以是可以是稳态或不或不稳定状定状态 基本模式的基本模式的时序

6、机要求序机要求电路到达路到达稳定定总 态之前,之前,输入入I I不能不能发生生变化。化。辅助态辅助态匠翌云邹田需丑遍镐矢扔浇厅元匹吹昂担琴坡靛沁惩貌绦棉重办抑殆悯崔数字逻辑及实验8数字逻辑及实验820108华东师范大学计算机系华东师范大学计算机系8 异步异步时序序电路路8.1 基本模式和脉冲模式的异步基本模式和脉冲模式的异步时序机序机8.2 异步异步时序机分析序机分析唾晚廷粉到呆锗父娩咖扑荷豪丁密叶腮瘴踢玲俭倪卢也抉灵磨春骄牌巡敌数字逻辑及实验8数字逻辑及实验820109华东师范大学计算机系华东师范大学计算机系8.2 异步异步时序机分析序机分析一、基本模式异步一、基本模式异步时序序电路分析方法

7、路分析方法 一般形式一般形式 图8-3 门电路路带反反馈组成,成,输入入为电平信号平信号 由于反由于反馈回路的存在,回路的存在,输出状出状态经t 延延迟后将形成二次状后将形成二次状态,引起,引起电路的路的 进一步一步变化。化。变化可反复化可反复进行多次,行多次, 直至达到直至达到稳态。 描述工具描述工具 流程表流程表描述描述电路状路状态的的转换 电路状路状态用用总态(I I,S S)表示)表示刘箕玩娘恒梧召之曼受法陶艳登触熏汀钢羊邻节撵蝗藉酒阵畔悸跺定乾痰数字逻辑及实验8数字逻辑及实验8201010华东师范大学计算机系华东师范大学计算机系8.2 异步异步时序机分析序机分析例例1 1)分析)分析

8、图8-38-3电路路(1 1)输入入变量:量:I I1 1、I I0 0 状状态变量:量:X X1 1、X X0 0 输出出变量:量:Z Z(2 2)导出出电路次路次态函数:函数: X1+=X0I1+X1I0 X0+=X1I1I0+X1X0I0+X0I1 导出出输出函数出函数 Z=(X0I1)逸争颗稼钮甲器喝饺变贷枪蓑阔堂钡蛹辙门军尘轿峰细洛伟猖歹编盒撞园数字逻辑及实验8数字逻辑及实验8201011华东师范大学计算机系华东师范大学计算机系例例1 1)分析)分析图8-38-3电路路(3 3)建立流程表)建立流程表 X1+=X0I1+X1I0 X0+=X1I1I0+X1X0I0+X0I1 Z=(X

9、0I1)X1 X0X1+ X0+ / ZI1I0=00I1I0=01I1I0=11I1I0=100 00 1111 000 / 100 / 100 / 100 / 101 / 101 / 110 / 110 / 100 / 111 / 011 / 010 / 100 / 111 / 011 / 000 / 1 设:电路初态为设:电路初态为 X X1 1X X0 0=00=00 输入序列为输入序列为 I I1 1I I0 0=00,01,11,01,00=00,01,11,01,00 描述电路工作的状态流程描述电路工作的状态流程稳定态:稳定态:X=X+癌嘶鬃狰波伸全产朝庶锐掉伐软叼尊辣陋毕吼项逮

10、窘壶燃里坯漂侦躇艾系数字逻辑及实验8数字逻辑及实验8201012华东师范大学计算机系华东师范大学计算机系例例1 1)分析)分析图8-38-3电路路输入改变仅引起总态在流程表中作相邻项的水平移动输入改变仅引起总态在流程表中作相邻项的水平移动二次状态的改变仅引起总态在表中做垂直移动,直至二次状态的改变仅引起总态在表中做垂直移动,直至 达到稳态达到稳态00 / 111 / 011 / 000 / 100 / 111 / 011 / 010 / 101 / 101 / 110 / 110 / 100 / 100 / 100 / 100 / 10 00 1111 0I1I0=10I1I0=11I1I0=

11、01I1I0=00X1+ X0+ / ZX1 X0 总态图:总态图: I1I0: 00 01 11 01 00 (I1I0,X1X0): (00,00)(01,00)(11,01)(01,11)(00,10) (01,01)(11,11)(01,10)(00,00)窒悟贵助勒纶港宛悦植兑唯滁氦佐毅善胃坝破捍月貌玩叠辽挞渴袜魏洒痔数字逻辑及实验8数字逻辑及实验8201013华东师范大学计算机系华东师范大学计算机系例例1 1)分析)分析图8-38-3电路路设:电路初态为设:电路初态为 X1X0=00 输入序列为输入序列为 I1I0=00,10,11,01,11,01,00,10 描述电路工作的状态

12、流程描述电路工作的状态流程X1 X0X1+ X0+ / ZI1I0=00I1I0=01I1I0=11I1I0=100 00 1111 000 / 100 / 100 / 100 / 101 / 101 / 110 / 110 / 100 / 111 / 011 / 010 / 100 / 111 / 011 / 000 / 1 I1I0: 00 10 11 01 11 01 00 10(I1I0,X1X0): (00,00)(10,00)(11,00)(01.00)(11,01)(01,11)(00,10)(10,00) (01,01)(11,11)(01,10)(00,00)冲克甥载屿逢萎捏

13、吾葛怜鞠染斗坷燕濒暂灶惠款斟烷离坏犊赠哮爵牙相吩数字逻辑及实验8数字逻辑及实验8201014华东师范大学计算机系华东师范大学计算机系例例1 1)分析)分析图8-38-3电路路练习:设电路初态为练习:设电路初态为 X1X0=01 输入序列为输入序列为 I1I0=01,00,10,11,01,00 描述电路工作的状态流程描述电路工作的状态流程X1 X0X1+ X0+ / ZI1I0=00I1I0=01I1I0=11I1I0=100 00 1111 000 / 100 / 100 / 100 / 101 / 101 / 110 / 110 / 100 / 111 / 011 / 010 / 100

14、/ 111 / 011 / 000 / 1 I1I0: 01 00 10 11 01 00 (I1I0,X1X0): (01,01) (00,01) (10,00) (11,00) (11,00) (00,01) (00,00) (01,01) (00,00)猾徐囚削鹿湖础庇簿雄唇患砂汝失绥呸仰离原澈闹赵夫咎汹介筑岩度骸号数字逻辑及实验8数字逻辑及实验8201015华东师范大学计算机系华东师范大学计算机系例例1 1)分析)分析图8-38-3电路路设:电路初态为设:电路初态为 X1X0=00 输入序列为输入序列为 I1I0=00,10,11,01,11,01,00,10 描述电路工作的状态流程描

15、述电路工作的状态流程X1 X0X1+ X0+ / ZI1I0=00I1I0=01I1I0=11I1I0=100 00 1111 000 / 100 / 100 / 100 / 101 / 101 / 110 / 110 / 100 / 111 / 011 / 010 / 100 / 111 / 011 / 000 / 1 I1I0: 00 10 11 01 11 01 00 10(I1I0,X1X0): (00,00)(10,00)(11,00)(01.00)(11,01)(01,11)(00,10)(10,00) (01,01)(11,11)(01,10)(00,00)窍率冬祷苦棚香惊卒莱害

16、黎恬丑上药撰浊崇谭揭膏公番鼎列迁匆斥徒备肾数字逻辑及实验8数字逻辑及实验8201016华东师范大学计算机系华东师范大学计算机系例例1 1)分析)分析图8-38-3电路路 时序序图 图8-5I I1 1电平每平每75ns75ns翻翻转一次一次(t ta a t tc c t te e t th h)I I0 0电平在平在135ns135ns处(t(tb b) )升升为高高电平,在平,在335ns335ns处(t(tk k) ) 降降为低低电平,后又平,后又经135ns135ns变高,高,经200ns200ns变低低 输入入0101时,X X0 0经3 3级门45ns45ns延延迟达到达到稳态 t

17、 tc c t te e=75ns t=75ns tc c t td d(45ns45ns)达到)达到稳态 输入入1111、0000时,X X1 1经2 2级门30ns30ns延延迟,达,达 到到稳态 t te e t th h=75ns t=75ns te e t tg g(30ns)(30ns)达到达到稳态 t tk k t tm m=40ns t=40ns tk k t tl l(30ns)(30ns)达到达到稳态 呜坍误叹煞阉叙呢拇壶瑰缓穆诛得枢篓肯提懦典领迪明汛伴高唬际汕贼泛数字逻辑及实验8数字逻辑及实验8201017华东师范大学计算机系华东师范大学计算机系例例1 1)分析)分析图8

18、-38-3电路路 时序序图 图8-5 输入入0101时,X X0 0经2 2级门30ns30ns延延迟达到达到稳态 t th h t tk k=35ns t=35ns th h t tj j(30ns)(30ns)到达到达稳态 达到达到稳定后到定后到输入入发生生变化化仅5ns5ns的的时间, 若若电路延路延迟时间超超过35ns35ns,则X X1 1X X0 0不能达不能达 到到稳定定输出。出。 输入入1111,0101时,Z Z经1 1级门15ns15ns延延迟达到达到稳 态 重点考虑重点考虑,异步时序电路设计中,时间,异步时序电路设计中,时间 问题至关重要,否则不能正常工作。问题至关重要,

19、否则不能正常工作。惕阻蚁衙姓整热洒挂誉娜鬃袄牧位欣固慑给愚鼎券成丫拆抱秉栈蚊弦姿怯数字逻辑及实验8数字逻辑及实验8201018华东师范大学计算机系华东师范大学计算机系8.2 异步异步时序机分析序机分析二、脉冲模式异步二、脉冲模式异步时序序电路分析方法路分析方法 特点:特点: 输入入为脉冲信号脉冲信号 存存储单元元为锁存器、触存器、触发器器例例2)分析图)分析图8-8电路电路(1 1)存储电路:)存储电路:R-SR-S锁存器锁存器 输入变量:输入变量:X X、Y Y、Z Z、ECEC 输出变量:输出变量:ERRERR 状态变量:状态变量:A A、B B漂揍拢宇狮弦枷耽鹰左锦蚂厦泛箔环暖过溺马匠喘

20、诣天稼篷愿者吮炸奄我数字逻辑及实验8数字逻辑及实验8201019华东师范大学计算机系华东师范大学计算机系例例2 2)分析)分析图8-88-8电路路(2 2)激励函数:)激励函数: SA=(Y+Z) SB=(AX) RA=(EC) RB=(EC+AZ) 输出函数:出函数: ERR=EC(B)(3)电路次态方程)电路次态方程 S-R:Qt+1=S+RQt A+=Y+Z+(EC)A B+=AX+(EC+AZ)B =AX+(EC)AB+(EC)ZB险桩喊默前钳狭栅膳质壬郊钢焕涯揍霖骄现怒辞烘赎伊刽了煽月羔蔗冶怀数字逻辑及实验8数字逻辑及实验8201020华东师范大学计算机系华东师范大学计算机系例例2

21、2)分析)分析图8-88-8电路路(4 4)状)状态转移表移表 因因为脉冲模式脉冲模式电路任一路任一时刻只允刻只允许单个个输入入发生生变化,所以状化,所以状态转换表可表可简化。化。 次次态方程方程 状状态转移表移表 输出函数出函数QAQBQA+ QB+ / ERRXYZEC0001111001/001/011/010/010/011/011/010/010/010/011/010/000/100/000/000/1S0S1S2S3夫檀棕骇扬匠顿墒铁躇沼唱数畅沈壶揣齐策桔擅褥揍汾参遵陈狠乌泞虐咙数字逻辑及实验8数字逻辑及实验8201021华东师范大学计算机系华东师范大学计算机系例例2 2)分析)

22、分析图8-88-8电路路(5)建立流程表)建立流程表SS+ / ERRXYZECS0S1S2S3S1 / 0S1 / 0S2 / 0S3 / 0S3 / 0S2 / 0S2 / 0S3 / 0S3 / 0S3 / 0S2 / 0S3 / 0S0 / 1S0 / 0S0 / 0S0 / 1(6)状态图)状态图S0S1S2S3EC/1X/0(Y+Z)/0X/0Y/0Z/0EC/0(X+Y+Z)/0EC/0(X+Y+Z)/0EC/1魄敞别郡韧恢约殆衔悲用宴婿八道惩蛰棺色频殆悔测臀觅弗椿吵评涵续曰数字逻辑及实验8数字逻辑及实验8201022华东师范大学计算机系华东师范大学计算机系例例2 2)分析)分析

23、图8-88-8电路路(7 7)时序序图XYZECABERRS0S1S2S2S0S1S3S0款苫庇秽灶冰卜爽酚忠搐巨匹苯焉勘雹阜彩聋颊到巩稻莎旨酌妨曼威宁淹数字逻辑及实验8数字逻辑及实验8201023华东师范大学计算机系华东师范大学计算机系二、脉冲模式异步二、脉冲模式异步时序序电路分析方法路分析方法例例3 3)分析)分析图8-138-13电路路(1)存储电路:)存储电路:R-S锁存器锁存器 输入变量:输入变量:X、Y、Z、W 输出变量:输出变量:P 状态变量:状态变量:Q2、Q1(2 2)激励函数:)激励函数: R1=Z R2=(Z+YQ1) S1=(X+Y) S2=(WQ1) 输出函数:出函数

24、: P=Q2Z馏应八叉楚冈豫狼糟梳锚忿阳惟淌戮瓦衣恭怀吹俘钝寥趴踌江拙朔腑他斑数字逻辑及实验8数字逻辑及实验8201024华东师范大学计算机系华东师范大学计算机系例例3 3)分析)分析图8-138-13电路路(3)电路次态方程)电路次态方程 S-R:Q+=S+RQ Q1+=X+Y+ZQ1 Q2+=WQ1+(Z+YQ1)Q2 =WQ1+ZYQ2+ZQ1Q2 P=Q2Z(4) (4) 状态转移表状态转移表 表表8-28-2 状态图状态图 图图8-148-14捧逊阀恶浪枪源么亮排巨渍视省寻漠芬梁铣刮兜矿沛牢微死儡霍苑妻刊案数字逻辑及实验8数字逻辑及实验8201025华东师范大学计算机系华东师范大学计

25、算机系二、脉冲模式异步二、脉冲模式异步时序序电路分析方法路分析方法例例4 4)分析下列异步)分析下列异步时序机序机X Q Q K J3 Q Q K J2 Q Q K J1“1”Z账才蔚栏处巩邯兵闯癸卤驼怪菊勺场腑摘胜陀仁噶刊软份懦员翔绦恫茵扔数字逻辑及实验8数字逻辑及实验8201026华东师范大学计算机系华东师范大学计算机系例例4 4)(1)存储电路:)存储电路:J-K触发器触发器 输入变量:输入变量:X 输出变量:输出变量:Z 状态变量:状态变量:Q3、Q2、Q1(2 2)激励函数:)激励函数: J1=K1=1 J2=K2=1 J3=K3=1 CP1=X CP2=Q1 CP3=Q2 输出函数

26、:出函数: Z=XQ3Q2Q1翻转条件翻转条件翻转时间翻转时间侄窄耳酣裸梗帜锭沼君蝉常颈勘佑淑厌勘肝史克痛昼辛建估密莽钓牺屁给数字逻辑及实验8数字逻辑及实验8201027华东师范大学计算机系华东师范大学计算机系例例4 4)(3)电路次态方程)电路次态方程 J-K:Q+=(JQ+KQ)CP Q1+=Q1(X) Q2+=Q2(Q1) Q3+=Q3(Q2) Z=XQ3Q2Q1(4) (4) 状态转移表状态转移表脉冲脉冲XQ3Q2Q1Q3+Q2+Q1+Z12345678111111110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11000000010101010100

27、1100110000111J1=K1=1 J2=K2=1 J3=K3=1CP1=X CP2=Q1 CP3=Q2蓖负座姨迎琴遏弛兢鸯焕翰妇本剔示轨锻乓搅归铝斌苑询捎蛊赦浮册钟味数字逻辑及实验8数字逻辑及实验8201028华东师范大学计算机系华东师范大学计算机系例例4 4)(5)状态图)状态图 0001111101010100010111001/01/01/01/01/01/01/01/1X/Z(6)功能分析)功能分析 1 2 3 4 5 6 7 8XQ1Q2Q3Z为八进制减法计数器,为八进制减法计数器,Z为借位输出为借位输出禄久藤诧宋且峪悼离谜爆拆吠河逻酷岸娱挠亩畴诣歇泻溢化膊防感犯接浚数字逻辑

28、及实验8数字逻辑及实验8201029华东师范大学计算机系华东师范大学计算机系8 异步异步时序序电路路8.1 基本模式和脉冲模式的异步基本模式和脉冲模式的异步时序机序机8.2 异步异步时序机分析序机分析8.3 异步异步时序机序机设计方法方法绝咽瑟醚伪吸攫揣密鸥俗随缝锁溺石域陵帝慌骚漆赃们胖妆汗介供猴烙阿数字逻辑及实验8数字逻辑及实验8201030华东师范大学计算机系华东师范大学计算机系8.3 异步异步时序机序机设计方法方法 设计步步骤:(1) 分析需求,建立流程表分析需求,建立流程表(2)(2) 状态化简,建立合并流程表状态化简,建立合并流程表(3)(3) 状态分配状态分配(4)(4) 得出激励

29、函数和输出函数得出激励函数和输出函数(5)(5) 实现电路实现电路(6)(6) 分析、测试分析、测试 内诚坷阵井融剥岩己岿瓮榆培钮臼蜘灿方恰按涩鞋射胃哄漠掸氦淌皱萧镊数字逻辑及实验8数字逻辑及实验8201031华东师范大学计算机系华东师范大学计算机系8.3 异步异步时序机序机设计方法方法 一、建立流程表一、建立流程表例例8-1)建立边沿触发的)建立边沿触发的R-S触发器的流程表。触发器的流程表。j输入变量输入变量R R、S S(两输入不能同时发生变化)(两输入不能同时发生变化) 输出变量输出变量Q Qk建立完全状态图(原始状态图)建立完全状态图(原始状态图) 图图8-178-17 A A:初始

30、状态:初始状态 B B:A A状态输入信号状态输入信号S S有效有效置置“1” C C:A A状态输入信号状态输入信号R R有效有效复复“0” D D:B B状态输入信号状态输入信号S S撤销撤销置置“1”保持保持 E E:输入信号:输入信号S S有效后有效后R R也有效也有效稳定后复稳定后复“0” 。芬磐醒站翰架书组曰陷疹政寒钱被犁撒宅坊羚洗饮诬岿炉醒打桌窃膏侦湖数字逻辑及实验8数字逻辑及实验8201032华东师范大学计算机系华东师范大学计算机系例例8-1)建立边沿触发的)建立边沿触发的R-S触发器的流程表。触发器的流程表。l建立原始流程表建立原始流程表 表表8-48-4m状态化简状态化简

31、A B C D E F G CH EF EF BG CH EF EF BG BCDEFGHHABCDEFGA,CB,DE,GF,HA,CB,DE,GF,H S S0 0 S S1 1 S S2 2 S S3 3建立合并流程表建立合并流程表 表表8-58-5 简化状态图简化状态图 图图8-208-20险版羊奢绚忆铸管屋唆卖涉载跑茶旋阵反溶簇陌狮昂控贾曰茨聂院蟹肌屁数字逻辑及实验8数字逻辑及实验8201033华东师范大学计算机系华东师范大学计算机系8.3 异步异步时序机序机设计方法方法 二、状态分配二、状态分配 关键:避免状态竞争关键:避免状态竞争 竞争竞争有两个或两个以上的状态变量发有两个或两个

32、以上的状态变量发 生变化时,可能存在竞争。生变化时,可能存在竞争。 非临界竞争非临界竞争经状态变化后最终能到达经状态变化后最终能到达 正确的下一稳定状态,而与状态正确的下一稳定状态,而与状态 变量的变化次序无关。变量的变化次序无关。 表表8-6:状态的迁移路径取决于:状态的迁移路径取决于F1和和F2的变的变 化次序,但最终达到一个稳态(化次序,但最终达到一个稳态(11,01) F1先变化:先变化:00,0000,0101,0111,01 F2先变化:先变化:00,0000,0110,0111,01(S,I)蛤熄孝艾农拷刚娃氟夹岩抑净涣序貉蓉爷镁辖烹危状寺疟蹦甩贯壮萄踢歼数字逻辑及实验8数字逻辑

33、及实验8201034华东师范大学计算机系华东师范大学计算机系二、状态分配二、状态分配 临界竞争临界竞争由于状态变量变化的次序不同,由于状态变量变化的次序不同, 最终无法到达稳定的下一状态。最终无法到达稳定的下一状态。 表表8-7:根据状态变量变化的先后次序,将会:根据状态变量变化的先后次序,将会 导致三种不同的状态迁移结果。导致三种不同的状态迁移结果。 F2F1同时变化:同时变化:00,0000,0111,01 F2先变化:先变化: 00,0000,0110,01 F1先变化:先变化: 00,0000,0101,01 循环循环异步时序机在一系列不稳定状态间迁异步时序机在一系列不稳定状态间迁 移

34、称为循环,循环可能无休止进行。移称为循环,循环可能无休止进行。 表表8-8:11,0111,1110,1100,1101,11 10,11作无休止循环作无休止循环旭疼套遏盯芝巷飘腮熊氧言颈痘呛求茅府摩甥隘膏巢园勺蚤亦仰悲河硫剪数字逻辑及实验8数字逻辑及实验8201035华东师范大学计算机系华东师范大学计算机系二、状态分配二、状态分配 非临界竞争的存在不会影响电路的正确工作非临界竞争的存在不会影响电路的正确工作 临界竞争的存在会导致电路状态转换的不可临界竞争的存在会导致电路状态转换的不可预测,设计中必须设法消除。预测,设计中必须设法消除。 存在临界竞争的两个条件:存在临界竞争的两个条件: 两个或

35、两个以上的状态变量同时发生变化;两个或两个以上的状态变量同时发生变化; 输入变化后所在的列有两个或两个以上的输入变化后所在的列有两个或两个以上的 稳定状态。稳定状态。哩漆壬日伙揉水涟湖伞眷绊航绰汐暖依耿鹊诺致茫帛刽酞荷附嫩茬辆脊尾数字逻辑及实验8数字逻辑及实验8201036华东师范大学计算机系华东师范大学计算机系二、状态分配二、状态分配 避免临界竞争的状态分配方法:避免临界竞争的状态分配方法: 共享行状态分配共享行状态分配 多行状态分配多行状态分配 “单活跃态单活跃态”状态分配状态分配 目标:目标: 合理的状态分配方案,以避免竞争合理的状态分配方案,以避免竞争 惶新由钮律薄烬潍驳舍血赵熊烛系逾

36、羌拓襟缀频诅貉户捉躬权讲藕藕箩憾数字逻辑及实验8数字逻辑及实验8201037华东师范大学计算机系华东师范大学计算机系二、状态分配二、状态分配(一)共享行状态分配(一)共享行状态分配 方法:方法: 作状态转换图作状态转换图找出有相邻转换关系的找出有相邻转换关系的 状态状态 状态分配:注意具有相邻转换关系的状状态分配:注意具有相邻转换关系的状 态,变量只能有一位发生变态,变量只能有一位发生变 化,从而避免竞争化,从而避免竞争帕坤喊铣孤帝喘换紧彝诅承钟拨戒畜昼瑚锤酗钮夜帚才赘肇嘘烘忽充充已数字逻辑及实验8数字逻辑及实验8201038华东师范大学计算机系华东师范大学计算机系(一)共享行状态分配(一)共

37、享行状态分配例例5)对表)对表8-9流程图作状态分配流程图作状态分配 状态转换图状态转换图 图图8-22k状态分配状态分配 保证每次状态转换仅一位状态变量发生变化,保证每次状态转换仅一位状态变量发生变化,表表8-10中中S1S2不能满足要求不能满足要求l增加过渡状态避免竞争增加过渡状态避免竞争 在在S1和和S2间增加新状态间增加新状态S3,以消除潜在的临,以消除潜在的临界竞争界竞争 图图8-23 表表8-11 修改流程表,建立扩展流程表修改流程表,建立扩展流程表 表表8-12殴拭用珐菠狰枕聘锣钵隙膊醚食丢皖妨题测嫩仇年芽兴撅股孰徒吠衣听渣数字逻辑及实验8数字逻辑及实验8201039华东师范大学

38、计算机系华东师范大学计算机系(一)共享行状态分配(一)共享行状态分配例例6)分析表)分析表8-13流程表流程表 分析:状态在不同输入下的次态存在两个分析:状态在不同输入下的次态存在两个 稳定的状态,可能存在临界竞争稳定的状态,可能存在临界竞争 S1,S2; S0,S2; S1,S3; S0,S3 画出状态转换图画出状态转换图 图图8-24 分配状态变量,分配状态变量,保证每次状态转换仅一位保证每次状态转换仅一位 状态变量发生变化状态变量发生变化 插入新状态插入新状态A、B、C 图图8-26 建立扩展流程表建立扩展流程表 表表8-14猾妥绸烽端佐袒桨坛芽医杜热淖携元栽面欠拘赏捍徐泅点恃地逮章粥节

39、政数字逻辑及实验8数字逻辑及实验8201040华东师范大学计算机系华东师范大学计算机系(一)共享行状态分配(一)共享行状态分配 和组合逻辑电路消除险象类似和组合逻辑电路消除险象类似 为简化电路消除多余状态为简化电路消除多余状态 为使电路可靠工作增加空状态为使电路可靠工作增加空状态鹏鞍匈峭牙四丙琼胸莲呐挚廖隙衡叮暮树仙从床遂枣贮席谚讹冒这途新翻数字逻辑及实验8数字逻辑及实验8201041华东师范大学计算机系华东师范大学计算机系二、状态分配二、状态分配(二)多行状态分配(二)多行状态分配 将流程表中的每一行拆成两行:将流程表中的每一行拆成两行: 每一新行或总态等价于拆分前的原始状态,每一新行或总态

40、等价于拆分前的原始状态, 如如a=a1=a2 a1的状态编码是的状态编码是a2补补 四行流程表的通用状态分配:四行流程表的通用状态分配: 图图8-278-27 表表8-158-15 八行流程表的通用状态分配:八行流程表的通用状态分配: 图图8-288-28忿诣嫁迸瞒拙睡棱蓬芦哑裔衔专天烷籽筛映尸邓桓寻麻护宵冤魂习诸竖肃数字逻辑及实验8数字逻辑及实验8201042华东师范大学计算机系华东师范大学计算机系(二)多行状态分配(二)多行状态分配 利用四行通用状利用四行通用状态分配技分配技术对表表8-13进行行 扩展展 表表8-16 表中带圆圈的序号相反,目的即选择一位表中带圆圈的序号相反,目的即选择一

41、位 状态变量发生变化状态变量发生变化返蒋寞欣犊酌蹿眼暗线拌阴吼落癸卤乌槽芯含顾凶歹时剂猩担嗜舅余栓纯数字逻辑及实验8数字逻辑及实验8201043华东师范大学计算机系华东师范大学计算机系二、状态分配二、状态分配(三)(三)“单活跃单活跃”状态分配状态分配 增加多余状态,使状态转换时只有单个状态变增加多余状态,使状态转换时只有单个状态变 量发生变化。量发生变化。 表表8-17流程表:流程表: 现态现态a,输入,输入01时,次态为时,次态为b 两位状态变量发生变化两位状态变量发生变化 增加增加Q状态,使状态,使Q与与a仅一位状态变量发生仅一位状态变量发生 变化,变化,Q与与b也仅一位状态变量发生变化

42、也仅一位状态变量发生变化 , 从而消除竞争从而消除竞争 同理增加同理增加R R、S S、T T、U U状态。状态。 异认哦秀粥林占下芳荔堡辨州耗雷怜较探槐扫弄峦醛忙视闷识活昔碰稚慌数字逻辑及实验8数字逻辑及实验8201044华东师范大学计算机系华东师范大学计算机系8.3 异步异步时序机序机设计方法方法 三三、异步时序机设计举例、异步时序机设计举例 设计问题设计问题1 1)设计电路图,实现图)设计电路图,实现图8-308-30波形波形 分析:输入信号分析:输入信号C C、S S为电平信号为电平信号 该时序机为基本模式时序机该时序机为基本模式时序机 建立状态图建立状态图 图图8-318-31 初始

43、态:初始态: S0 (SC) ) 准备态:准备态: S1 SC 接收接收C上升沿:上升沿:S2 SC 输出输出=H 等待等待C下降沿:下降沿:S3 SC 输出输出=L S=L回到回到S0够杆葡场士进普刁洞腆常矛肤排射传楔箍窑冒孪土幽旱无丸唐淮些横肘均数字逻辑及实验8数字逻辑及实验8201045华东师范大学计算机系华东师范大学计算机系设计问题设计问题1 1)设计电路图,实现图)设计电路图,实现图8-308-30波形波形 建立原始流程表建立原始流程表 表表8-198-19 状态化简(本例无冗余状态)状态化简(本例无冗余状态) 状态分配状态分配采用共享行状态分配采用共享行状态分配 建立状态转换图建立

44、状态转换图 图图8-328-32 建立状态转移表建立状态转移表 表表8-208-20 卡诺图化简卡诺图化简 图图8-338-33 电路次态方程和输出函数表达式电路次态方程和输出函数表达式 P351 P351 电路实现电路实现 图图8-348-34 分析电路工作状态分析电路工作状态时序图时序图 图图8-358-35付次检艾陶霖滑诡山升致壳希抨响疯奠颠洪扎邵卑走脏沂边裁逐砚袒欢仅数字逻辑及实验8数字逻辑及实验8201046华东师范大学计算机系华东师范大学计算机系三三、异步时序机设计举例、异步时序机设计举例 设计问题设计问题2 2)设计异步时序电路)设计异步时序电路 要求:两个输入端要求:两个输入端

45、X X1 1和和X X2 2,一个输出端,一个输出端Z Z 当当X X1 1=0=0时,时,Z=0Z=0; 当当X X1 1=1=1时,时,X X2 2的第一个跳变将使的第一个跳变将使Z Z从从 “0 0”变为变为“1 1”; 仅当仅当X X1 1=0=0时,时,Z Z才反转为才反转为“0 0”。 建立时序图:建立时序图: 该时序机为基本模式时序机该时序机为基本模式时序机X2X1ZABCEFDFE000100010111011110具孪自乞泪搅挤哩答绽斡惕呀颜槽是画芯股撕颖好臂咆很飞肌淀肘枢威嘘数字逻辑及实验8数字逻辑及实验8201047华东师范大学计算机系华东师范大学计算机系设计问题设计问题

46、2 2)设计异步时序电路)设计异步时序电路 建立原始状态图建立原始状态图 图图8-378-37 建立原始流程表建立原始流程表 表表8-218-21 状态化简状态化简 . . 隐含表化简:隐含表化简:DECFCFDEBCDEFA B C D E相容对:相容对:A,BA,CB,DE,F傍膊连燕遁仑焕偷细簧练椿坐驹微鹏就惊评懂行晦胖跑质韵四疥虚甘位援数字逻辑及实验8数字逻辑及实验8201048华东师范大学计算机系华东师范大学计算机系设计问题设计问题2 2)设计异步时序电路)设计异步时序电路. . 合并图:合并图:ABCDEF最大相容类:最大相容类:A,C B,D E,F S0 S1 S2. . 简化

47、流程表简化流程表 表表8-228-22. . 简化状态图简化状态图 图图8-398-39相容对:相容对:A,BA,CB,DE,F粗胳踪适朝声炙腿铃抢触俘抵魂典疽黔劈藉煽咸烙吻涯标抓酥宝慷巳掘寄数字逻辑及实验8数字逻辑及实验8201049华东师范大学计算机系华东师范大学计算机系设计问题设计问题2 2)设计异步时序电路)设计异步时序电路 状态分配状态分配无临界竞争的状态分配无临界竞争的状态分配 . . 建立状态转换图建立状态转换图 插入必要的新状态插入必要的新状态S S3 3 图图8-408-40 分配状态变量分配状态变量 . . 建立建立扩展扩展流程表流程表 表表8-238-23 . . 建立状

48、态转换表建立状态转换表 表表8-248-24溪筋蚤蹭澈泡赊逛亡土炭眩次谦捕嘱叮无病鹿毯智澳厘苞怂代侍壕倘符署数字逻辑及实验8数字逻辑及实验8201050华东师范大学计算机系华东师范大学计算机系设计问题设计问题2 2)设计异步时序电路)设计异步时序电路 卡诺图化简卡诺图化简 电路次态方程电路次态方程 输出函数输出函数d1011111d110110010110100F2F1X2X1d1111011111d11010010110100F2F1X2X1F2+=F2X1+F2F1X2+F1X2X1+F1X2X1F1+=F1X1+F2X2+X2X1架蜜宰舒廖墒旧板柴椽蒲洗净胯沪茶痊磁与讶践败嫉达箭究阎浑押

49、痕孵聊数字逻辑及实验8数字逻辑及实验8201051华东师范大学计算机系华东师范大学计算机系设计问题设计问题2 2)设计异步时序电路)设计异步时序电路 逻辑图逻辑图 图图8-418-41dd10d1d11d1d01dd0010110100F2F1X2X1Z=F2 分析电路工作时序分析电路工作时序 图图8-428-42、图、图8-438-43荔讯稼押贬馅寞盈吨两嚏豫芽欺糯骨密杆眶拟定化梧会揩鳞庐诉株傀驳皖数字逻辑及实验8数字逻辑及实验8201052华东师范大学计算机系华东师范大学计算机系8 异步异步时序序电路路8.1 基本模式和脉冲模式的异步基本模式和脉冲模式的异步时序机序机8.2 异步异步时序机

50、分析序机分析8.3 异步异步时序机序机设计方法方法8.4 数据同步数据同步僚打帐位茬帝凌函彬股污至衷觅眯声酵膛迫旺桨柒爪复母殖谆差陵耘织显数字逻辑及实验8数字逻辑及实验8201053华东师范大学计算机系华东师范大学计算机系8.4 数据同步数据同步 实现模模块间的通信同步的通信同步一、数据同步器一、数据同步器 方法:采用方法:采用图8-44电路路 功能:用模功能:用模块时钟同步异步同步异步输入的数据入的数据 工作工作时序序 图8-45 数据异步数据异步输入入可能在任何可能在任何时候候发生生变化,化, 与模与模块时钟无关。无关。 Basy Basy 经模模块时钟同步后,同步后,产生同步数据,供本模

51、生同步数据,供本模块 使用。使用。 Bsyn Bsyn 创狐濒芹祷迟补锦交撤攀芝荔株穆妆劲请戏钝柿测柑伪立侧舱总憾瓢枕撮数字逻辑及实验8数字逻辑及实验8201054华东师范大学计算机系华东师范大学计算机系8.4 数据同步数据同步 需解决的问题:需解决的问题: 当建立和保持时间要求不满足时,简单的同当建立和保持时间要求不满足时,简单的同步电路就会出现亚稳定性问题。步电路就会出现亚稳定性问题。 图图8-47 解决方法:解决方法: 采用二级触发器同步采用二级触发器同步 图图8-46 QA输出在下一个输出在下一个CLK到来之前已从亚稳到来之前已从亚稳 定状态中恢复,保证打入定状态中恢复,保证打入B触发

52、器的数据触发器的数据 是稳定的;是稳定的; CLK频率受频率受QA达到稳定状态时间的限制,达到稳定状态时间的限制, 时间越长,频率越低。时间越长,频率越低。货工收穿赐浅抗漾搓轿伎奠镑耪她损菇谰瑰捏喳咆阻箕口伯萝蔓稳拌罢拉数字逻辑及实验8数字逻辑及实验8201055华东师范大学计算机系华东师范大学计算机系8.4 数据同步数据同步 两种同步器比较两种同步器比较 后者数据延迟一拍,但避免了亚稳定状态,后者数据延迟一拍,但避免了亚稳定状态, 数据稳定。数据稳定。 中规模数据同步器中规模数据同步器74AS4374 图图8-48 采用先进的肖特基技术,使电路具有更高采用先进的肖特基技术,使电路具有更高 的

53、速度。的速度。捂吱岩膛煌抢嫌训仍锭照控烟彭嚏伊魄蟹械厄舆隐箔贩请低坷复灸鼓遵擞数字逻辑及实验8数字逻辑及实验8201056华东师范大学计算机系华东师范大学计算机系8.4 数据同步数据同步二二、接口接口 两模块同步可通过两模块同步可通过“握手握手”通信协议完成通信协议完成 例)第例)第7章绘图仪接口章绘图仪接口 确认发送和接收单元都准备好确认发送和接收单元都准备好 A模块模块“请求请求”数据传输数据传输 B模块模块“响应响应”请求请求榷厦特壳拷逗棠陪唤个饶值岗沂珠誉捉绢巾拧厘敞儿凝言脆碎苑褐订铁鳞数字逻辑及实验8数字逻辑及实验8201057华东师范大学计算机系华东师范大学计算机系二二、接口接口

54、典型例子典型例子计算机系统计算机系统 图图8-49 组成:组成: CPU 存储器控制器存储器控制器 I/O控制器控制器 硬盘控制器硬盘控制器 控制器控制器 运算器运算器 连接输入、输出设备连接输入、输出设备 各模块连接各模块连接系统总线系统总线 数据总线数据总线 地址总线地址总线 控制总线控制总线 各模块通信采用异步控制方式各模块通信采用异步控制方式辣荒般咎未聂霍惫呆侨蚀淮凯脐缮皇惶漱尸之奋酉氦漳孽钻荆执莹罪吨欣数字逻辑及实验8数字逻辑及实验8201058华东师范大学计算机系华东师范大学计算机系二二、接口接口 IPAC接口协议异步单元接口协议异步单元 每一模块内设每一模块内设IPAC块,保证各

55、模块同步通信。块,保证各模块同步通信。 利用数据信号的上升沿或下降沿存储数据利用数据信号的上升沿或下降沿存储数据 相当于自带时钟相当于自带时钟 可利用可利用PLD实现实现IPAC功能功能 例)例)PAL22IP6 IPAC逻辑单元逻辑单元 (图(图8-50) 驭蕊攻赛运工柬章繁虹镣彻氖粗旦棕姓谴莲锻虎增霄缨帝它姬邮桌疥栅扬数字逻辑及实验8数字逻辑及实验8201059华东师范大学计算机系华东师范大学计算机系8 异步异步时序序电路路8.1 基本模式和脉冲模式的异步基本模式和脉冲模式的异步时序机序机8.2 异步异步时序机分析序机分析8.3 异步异步时序机序机设计方法方法8.4 数据同步数据同步8.5

56、 异步时序电路的混合工作模式异步时序电路的混合工作模式纶哥瑰炸半律票沦钮裂俊兼十恭厦鸥阀敛水亚粟盅忍异渝贵染撂晃畅尿嫁数字逻辑及实验8数字逻辑及实验8201060华东师范大学计算机系华东师范大学计算机系8.5 异步时序电路的混合工作模式异步时序电路的混合工作模式(1 1)MOMMOM方法方法电路既有同步输入也有异电路既有同步输入也有异 步输入步输入 若在给定的状态转换中存在必要险态,若在给定的状态转换中存在必要险态, 则使用同步输入;则使用同步输入; 若不存在必要险态,则使用异步输入若不存在必要险态,则使用异步输入(2 2)支持)支持MOMMOM的触发器的触发器 许多触发器同一芯片上都有同步和

57、异步许多触发器同一芯片上都有同步和异步 两种输入。两种输入。 图图8-518-51旱合秃郧福殃察党喝伐颠神牲哟茬灶技号该曹蓄首棉老紧楔烁咆婆诣俱酵数字逻辑及实验8数字逻辑及实验8201061华东师范大学计算机系华东师范大学计算机系8.5 异步时序电路的混合工作模式异步时序电路的混合工作模式(3 3)MOMMOM时序电路模型时序电路模型 图图8-528-52 有两套激励函数有两套激励函数 异步状态转换异步状态转换 同步状态转换同步状态转换础妈喷尊驹菇爪君魄野灶郸芜蓄慕含贸挛份召憎汰岸茄棒符巡偶仪罪辕喀数字逻辑及实验8数字逻辑及实验8201062华东师范大学计算机系华东师范大学计算机系本章重点本章

58、重点 异步异步时序机分析序机分析 基本模式基本模式 脉冲模式脉冲模式 异步异步时序机序机设计 流程表化流程表化简 状状态分配分配消除消除竞争和争和险态 异步通信异步通信 异步异步时序机的混合工作模式序机的混合工作模式瑰锐榷琵忿撵咯杖泛住把欢霄剧岿及苗绑虽夹抽驴可呕绑品娟茹疗测译欠数字逻辑及实验8数字逻辑及实验8201063华东师范大学计算机系华东师范大学计算机系 作作业: P 363 5 图(图(a) 10 18 (1) 搅架播吞窒愿丙衙鲸鸵睛香唇良授山范驻傣更但惑颐氏漆疥钵一刨拈仁辛数字逻辑及实验8数字逻辑及实验8201064华东师范大学计算机系华东师范大学计算机系 补充充题: 1. 分析下列时序电路分析下列时序电路 Q Q D2 Q Q D1ZX臭倪蹦序还梅航报漱抒糠娠痹啤竞栽里束犬瓜涨与帖馋毛强亦神惯晌须蘑数字逻辑及实验8数字逻辑及实验8201065华东师范大学计算机系华东师范大学计算机系

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