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1、Altera QuartusII 软件操作指南 文本输入设计是一种常用的数字系统设计方式，大型设计中一般都采用此种设计方法。此方法的特点是易于使用自顶向下的设计方法、易于模块划分和复用、移植性强、通用性好、设计不因芯片工艺和结构的改变而变化、利于向 ASIC的移植。 文本输入设计方法基本步骤包括设计输入、项目编译和仿真验证。一、新建工程 双击QuartusII软件启动坐标，即可启动QuartusII软件，启动界面如下：新建一个项目时，点击file-new project wizard,出现以下一个对话框：点击进入下一界面 在上页的对话框中，第一行是需要你指定项目保存的路径，支持含中文字符的路径
2、，第二行是需要你为这个项目取一个名称，第三行是需要你为这个项目的顶层实体取个名字，这三个设定好后，点击“next”，出现下面一个界面： 在上页的界面中，你可以添加已经写好的程序模块，实现模块共享，如果需要添加直接点 击“Add”按 钮就可以 了，如果不 需要直接点 击 “next”， 出现这个 界面：选择芯片点击进入下一界面点击完成点击完成选择选择VHDL FILE点击进入编辑界面输入文输入文本文件本文件保存文件保存文件,注意保存注意保存的文件名要和文本的文件名要和文本的实体名一致的实体名一致启动编译启动编译编译成功编译成功修改所有编译中出现的修改所有编译中出现的错误错误；编译中出现的编译中出
3、现的警告警告一般可以忽略。一般可以忽略。仿真仿真仿真分：仿真分：功能仿真、时序仿真。功能仿真、时序仿真。建立仿真文件建立仿真文件设置仿真设置仿真结束时间结束时间设置仿真结束时间为设置仿真结束时间为100US 设置仿真时间区域，并进行波形文件存盘（选择File中的Save as）在空白处双击在空白处双击鼠标左键鼠标左键选择选择”NODE FINDER”点击点击”LIST”选择需要选择需要的信号的信号 接下来分别对各输入端口进行设置，完成之后，单击保存文件按钮进行保存。：在波形文件中添加注释；：修改信号的波形值，把选定区域的波形更改成 原值的相反值；：放大，缩小波形；：全屏显示波形文件；：在波形文
4、件信号栏中查找信号名，可以快 捷地找到待观察信号；：将信号栏中的名称用另一个名称代替；：为选定的信号赋予未初始化状态；：为选定的信号赋予不定状态；：为选定的信号赋予0值；：为选定的信号赋予1值；：为选定的信号赋予高阻状态；：为选定的信号赋予弱信号；：为选定的信号赋予低电平；：为选定的信号赋予高电平；：为选定的信号不进行赋值；：为选定的信号赋原值的相反值；：专门设置时钟信号；：把选定的信号用一个时钟信号或是周期性信号来 代替；：为总线信号赋值；：为选定的信号随机赋值；保存好文件保存好文件,默认文件名默认文件名 单击“assignments”菜单下的“settings”令，在弹出的“setting
5、s”对话框中进行设置。如上图，单击左侧标题栏中的“simulator settings”选项后，在右侧的“simulator mode”下拉菜单中选择“functional”选项即可，单击“ok”按钮后完成设置。 设置完成后需要生成功能仿真网络表。单击“processing”菜单下的“generate functional simulation netlist ”命令后自动创建功能仿真网络表，如下图所示，完成后弹出相应的提示框，单击“确定”按钮即可。启动仿真启动仿真仿真结果仿真结果管脚分配管脚分配重新编译重新编译下载至芯片下载至芯片管脚锁定管脚锁定：当一个项目的顶层实体设计完成后，就可以进行管
6、脚锁定和约束。锁定前先进行一些设置：锁定前先进行一些设置：AssignmentDevice 器件与管脚选项Device&Pin将未使用的管脚设置：将未使用的管脚设置：input tri-stated(输入三态)还可以进行配置芯片的设置；IO管脚电压规格的设置，等等管脚锁定：管脚锁定：AssignmentPin Planner项目实体定义的IO端口与芯片管脚的对应关系：1.取决于所选的实验模式2.实验连接关系 详见：实验箱使用手册管脚锁定方法：选中管脚锁定方法：选中node name栏下的栏下的Cin，拖到芯片管脚处拖到芯片管脚处上图为实验上图为实验2的芯片管脚分配的芯片管脚分配开始开始重新编译
7、项目重新编译项目 （因为管脚已分配）（因为管脚已分配）下载：下载：ToolsProgrammerUSB-Blaster (USB-0)USB-Blaster Local USB-0选择下载工具选择下载工具Hardware Setup选择选择USB-Blaster (USB-0)USB-Blaster (USB-0)下载下载采采 用用JTAG模式模式下下 载载打上钓打上钓指定指定下载文件下载文件（*.sot）相关实验1-1. 应用应用 QuartusII 完成基本组合电路设计完成基本组合电路设计 l(1) 实验目的：熟悉Quartus的VHDL文本设计流程全过程，学习简单组合电路的设计和仿真。l
8、(2) 实验内容：利用Quartus完成3-8译码器 的文本编辑输入(decoder_3_8 .vhd)和仿真测试，给出仿真波形。l(3)实验报告：根据以上的实验内容写出实验报告，包括实验目的、实验步骤、程序设计、软件编译和仿真分析，给出仿真波形图及其程序分析报告。 实验实验1.1 组合电路的设计组合电路的设计 library ieee;use ieee.std_logic_1164.all;entity decoder_3_8 is port( keyin:in std_logic_vector(2 downto 0); ledout:out std_logic_vector(0 to 7)
9、 );end;architecture decoder of decoder_3_8 is signal led:std_logic_vector(0 to 7); begin process(keyin) begin case keyin is when 000=ledledledledledledledledled=00000000; end case; end process; ledout=led;end;器件系列选择CPLD(MAX3000A)，具体芯片型号为EPM3512AQC208-10 用JTAG方式对CPLD编程时，需将开发板上的W1、W2开关分别拨至M1和N0处。 用JTA
10、G方式对CPLD编程时，需将开发板上的W1、W2开关分别拨至M1和N0处。 2. 用原理图输入法设计八位全加器 l(1) 实验目的：熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 l(2) 实验原理：一个8位全加器可以由8个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相接。 l(3)实验内容实验内容 1. 完成半加器和全加器的设计 . 2. 建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器.l(4) 实验报告：详细叙述 8 位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图. 下面介绍如何建立一个图形设计文件：下面介绍如何建立一个图形设计文件：半加器原理图 一位全加器原理图 八位全加器原理图
