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1、各知识单元的分数分配第一章第一章 数制与编码数制与编码 7%第二章第二章 逻辑函数及其化简逻辑函数及其化简 15%第三章第三章 组合逻辑电路组合逻辑电路 20%第四章第四章 时序电路分析时序电路分析 30%第五章第五章 同步时序电路设计同步时序电路设计 15%第六章第六章 集成数集成数/模和模模和模/数转换器数转换器 5%第七章第七章 可编程逻辑器件及其应用可编程逻辑器件及其应用 8%时序电路基础4-1 集成触发器4-2 同步时序电路4-3 集成计数器其及应用4-4 集成移位寄存器其及应用4-5 随机访问存储器4-6 应用实例4-1-1 基本R-S触发器4-1-2 时钟R-S触发器4-1-3
2、D触发器4-1-4 J-K触发器4-1-5 T与T触发器4-1-6 触发器小结4-1-7 异步计数器4-1 集成触发器4-1-3 D触发器一、D触发器逻辑功能二、D触发器的工作波形三、 D触发器的脉冲工作特性四、 D触发器的应用五、常用的D触发器一. D触发器逻辑功能D触发器逻辑符号DQn+10011上升沿触发的D触发器： 在CP脉冲的上升沿，激励端D的输入将置入触发器。“”表示边沿触发方式状态真值表1. 逻辑符号及状态真值表D触发器：触发器： 逻辑功能上与逻辑功能上与D锁存器相同锁存器相同 响应方式不同：响应于响应方式不同：响应于CP的边沿；的边沿；D D D D触发器触发器触发器触发器D触
3、发器的特征方程特征方程为 状态图状态表逻辑符号D触发器的内部电路2. 常用双D触发器74747474逻辑符号(1) 双D触发器74LS74外引脚图和逻辑符号 双D触发器7474外引脚图2. 常用双D触发器74747474逻辑符号(1) 双D触发器74LS74外引脚图和逻辑符号 增加了S和R两个直接置1、置0端； 称为异步置1、置0端，常用来对触 发器进行预置S=0，R=1时，触发器置1S=1，R=0时，触发器置0S端和R端对触发器的控制优先于CP 端，仅当R=S=1时， CP端起到控制 作用；(2) 逻辑功能SD RD CP DQn+1 0 1 1 0 0 0 1 1 1 1 1 0 1 0
4、1 0双D触发器7474的功能表4-1-3 D触发器一、D触发器逻辑功能二、D触发器的工作波形三、 D触发器的脉冲工作特性四、 D触发器的应用五、常用的D触发器二、D触发器7474的工作波形当CP从0变为1时，Q将由CP上升沿到来之前一瞬间D的状态决定。 常用的常用的常用的常用的D D D D触发器触发器触发器触发器4-1-3 D触发器一、D触发器逻辑功能二、D触发器的工作波形三、 D触发器的脉冲工作特性四、 D触发器的应用五、常用的D触发器三、触发器的脉冲工作特性三、触发器的脉冲工作特性三、触发器的脉冲工作特性三、触发器的脉冲工作特性 为使触发器能正确地变化到预定的状态，输入信号与时钟脉冲之
5、间应满足一定的时间关系，称为触发器的脉冲工作特性。t tsetset: : 建立时间加于D端的信号应至少先于CP上升沿达到稳定值的时间t th h: : 保持时间加于D端的信号至少在CP上升沿到来后保持不变的时间Tpd: 延时时间Q在CP的上升沿到来后达到新的状态的时间三、触发器的脉冲工作特性三、触发器的脉冲工作特性三、触发器的脉冲工作特性三、触发器的脉冲工作特性 为使触发器能正确地变化到预定的状态，输入信号与时钟脉冲之间应满足一定的时间关系，称为触发器的脉冲工作特性。T TWHWH: : 时钟高电平持续时间T TWLWL: : 时钟低电平持续时间4-1-3 D触发器一、D触发器逻辑功能二、D
6、触发器的工作波形三、 D触发器的脉冲工作特性四、 D触发器的应用五、常用的D触发器D D D D触发器的应用（触发器的应用（触发器的应用（触发器的应用（1 1 1 1）移位寄存器清清0 0脉冲脉冲11111由于由于Q Q1 1（D D2 2）相对于）相对于t t2 2有有t tpdpd延迟，故到延迟，故到达达t t2 2时，时， D D2 2仍为仍为0 0，则则D D3 3=0=0所有触发器所有触发器CPCP端都连端都连在一起在一起同步时序同步时序电路电路右移的移位右移的移位寄存器寄存器由于由于Q Q1 1（D D2 2）相对于）相对于t t3 3有有t tpdpd延迟，故到延迟，故到达达t
7、t3 3时，时， D D2 2仍为仍为1 1，则则D D3 3=1=1D D D D触发器的应用（触发器的应用（触发器的应用（触发器的应用（1 1 1 1）移位寄存器11111 加于D1端的输入信 号，在CP脉冲作用下， 向右移动；CP脉冲无效时，信号就 保持在触发器中不动， CP脉冲称为移位脉冲；移位脉冲同时加到各触 发器的CP端，各触发器 的状态在此脉冲的作用下 同时变化，因此属于同步 时序电路。2、D触发器组成1位二进制计数器四、D触发器的应用D=Qn计数器：能累加所收到的时钟脉冲个数的逻辑电路2、D触发器组成1位二进制计数器D触发器的应用触发器初始状态为0，且未收到CP脉冲，则将保持状
8、态0收到一个CP脉冲，则触发器将变为1再收到一个CP脉冲，触发器又变回状态0，同时由Q端输出一个 负跳变，Q端产生一个正跳变；由触发器的状态及Q端输出的正跳变即可判别已收到的CP脉冲数；2、D触发器组成1位二进制计数器四、D触发器的应用一个1位二进制计数器：将输出的正跳变看作进位信号每收到两个脉冲就产生一个进位信号并回到状态0，重新开始计数D触发器组成四进制加法计数器各触发器的CP端不受同一个脉冲信号控制，它们的状态变化不是同时发生的。这种计数器称为异步计数器 D触发器组成四进制加法计数器1 2 3 4 5 6 7 8 90 1 0 1 0 1 0 1 0 1 0 1 00 0 1 1 0 0 1 1 0 0 1 1 02 2、D D触发器组成十六进制加法计数器触发器组成十六进制加法计数器问题: 前一级的Q接到后一级的CP端问题: 如何构成加/减法计数器问题: 响应CP下降沿总结异步2k进制计数器的结构
