CMOS数字电路基本单元

CMOS数字电路基本单元数字电路基本单元2021/8/141CMOS数字电路基本单元数字电路基本单元lCMOS反相器电路反相器电路lCMOS门电路门电路lCMOS传输门传输门lCMOS版图设计版图设计lCMOS反相器版图设计流程反相器版图设计流程l其它其它2021/8/142基本电路结构：基本电路结构：CMOS2021/8/143 CMOS反相器反相器 PMOS管负载管NMOS管驱动管 开启电压开启电压|VTP|=VTN，且小于，且小于VDD 1 1．．CMOS反相器的工作原理反相器的工作原理2021/8/144VIL=0V截止导通VOH≈VDD当uI= VIL=0V时，VTN截止，VTP导通， uO = VOH≈VDD 2021/8/145UIH= VDD截止UOL≈ 0V当uI =VIH = VDD ，VTN导通，VTP截止， uO =VOL≈0V导通2021/8/146反相器的逻辑功能和工作特点反相器的逻辑功能和工作特点　实现反相器功能（非逻辑）实现反相器功能（非逻辑）　　VTP和VTN总是一管导通而另一管截止，流过VTP和VTN的静态电流极小（纳安数量级），因而CMOS反相器的静态功耗极小。

这是CMOS电路最突出的优点之一2021/8/147CMOS反相器的电压传输特性和电流传输特性反相器的电压传输特性和电流传输特性AB段：截止区i iD D为0BC段：转折区阈值电压UTH≈VDD/2转折区中点：电流最大CMOS反相器在使用时应尽量避免长期工作在BC段CD段：导通区2021/8/148CMOS电路的优点 （1）微功耗 CMOS电路静态电流很小，约为纳安数量级 （2）抗干扰能力很强 输入噪声容限可达到VDD/2 （3）电源电压范围宽 多数CMOS电路可在3～～18V的电源电压范围 内正常工作　　 （4）输入阻抗高　 （5）负载能力强 CMOS电路可以带50个同类门以上 （6）逻辑摆幅大低电平0V，高电平VDD ）2021/8/149 负载管串联负载管串联（串联开关）（串联开关） 驱动管并联驱动管并联（并联开关）（并联开关） CMOS或非门或非门 A A、、B B有高电平，有高电平，则驱动管导通、则驱动管导通、负载管截止，输负载管截止，输出为低电平。

出为低电平 10截止截止导通导通2．．CMOS门电路门电路2021/8/1410该电路具有或非逻辑功能即Y=A+B 当输入全为低电平，两个驱动管均截止，两个负载管均导通，输出为高电平00截止导通12021/8/1411 CMOS CMOS与非门与非门 该电路具有与非逻辑功能，该电路具有与非逻辑功能，即即 Y=AB CMOS与非门与非门 负载管并联负载管并联（并联开关）（并联开关） 驱动管串联驱动管串联（串联开关）（串联开关）2021/8/1412　　　　C和和C是一对互补的控制信号是一对互补的控制信号　　由于　　由于VTP和和VTN在结构上对称，所以图中的输入和输出端可以在结构上对称，所以图中的输入和输出端可以互换，又称双向开关互换，又称双向开关CMOS传输门传输门 （（a a）电路）电路 （（b b）逻辑符号）逻辑符号2021/8/1413　　若 C =1（接VDD )、C =0（接地），　　当0＜＜uI＜＜(VDD－－|VT|)时，VTN导通；　　当|VT|＜＜uI＜＜VDD 时，VTP导通；　　 uI在0~VDD之间变化时，VTP和VTN至少有一管导通，使传输门TG导通。

CMOS传输门工作原理传输门工作原理　　若 C = 0（接地)、C = 1（接VDD ），　　　　uI在0~VDD 之间变化时，VTP和VTN均截止，即传输门TG截止2021/8/1414CMOS模拟开关（传输门的应用）模拟开关（传输门的应用）　　 ①① CMOS模拟开关：实现单刀双掷开关的功能模拟开关：实现单刀双掷开关的功能 　　 C = 0时，时，TG1导通、导通、TG2截止，截止，uO = uI1；； C = 1时，时，TG1截止、截止、TG2导通，导通，uO = uI22021/8/1415(a)(a)电路电路 (b) (b) 逻辑符号逻辑符号 当当EN= 0时，时，TG导通，导通，F=A；； 当当EN=1时，时，TG截止，截止，F为高阻输出为高阻输出CMOS三态门三态门（传输门的应用）（传输门的应用）2021/8/14161）、布局要合理）、布局要合理 （（1））引引出出端端分分布布是是否否便便于于使使用用或或与与其其他他相相关关电电路路兼兼容容，，是是否否符符合合管管壳壳引引出线排列要求。

出线排列要求2））特特殊殊要要求求的的单单元元是是否否安安排排合合理理，，如如p阱阱与与p管管漏漏源源p+区区离离远远一一些些，，使使 pnp ，抑制，抑制Latch-up，尤其是输出级更应注意尤其是输出级更应注意3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形4）考虑到热场对器件工作的影响，应注意电路温度分布是否合理考虑到热场对器件工作的影响，应注意电路温度分布是否合理 CMOS IC 版图设计技巧版图设计技巧 2021/8/1417 2）、单元配置恰当）、单元配置恰当 （（1）芯片面积降低）芯片面积降低10%，管芯成品率，管芯成品率/圆片圆片 可提高可提高15 20% （（2）多用并联形式，如或非门，少用串联形式，如与非门多用并联形式，如或非门，少用串联形式，如与非门 （（3）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规整排列尽可能规整2021/8/1418•布线面积往往为其电路元器件总面积的几倍，在多层布线中尤为突出。

布线面积往往为其电路元器件总面积的几倍，在多层布线中尤为突出•扩扩散散条条/多多晶晶硅硅互互连连多多为为垂垂直直方方向向，，金金属属连连线线为为水水平平方方向向，，电电源源地地线线采采用金属线，与其他金属线平行用金属线，与其他金属线平行•长连线选用金属长连线选用金属 •多晶硅穿过多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容线下面时，长度尽可能短，以降低寄生电容 •注意注意VDD、、VSS布线，连线要有适当的宽度布线，连线要有适当的宽度 •容容易易引引起起“串串扰扰”的的布布线线（（主主要要为为传传送送不不同同信信号号的的连连线线）），，一一定定要要远远离离，，不可靠拢平行排列不可靠拢平行排列 3）、布线合理）、布线合理 2021/8/1419（（1））为为抑抑制制Latch up，，要要特特别别注注意意合合理理布布置置电电源源接接触触孔孔和和VDD引引线线，，减减小横向电流密度和横向电阻小横向电流密度和横向电阻RS、、RW  采用接衬底的环行采用接衬底的环行VDD布线  增多增多VDD、、VSS接触孔，加大接触面积，增加连线牢固性接触孔，加大接触面积，增加连线牢固性。

  对对每每一一个个VDD孔孔，，在在相相邻邻阱阱中中配配以以对对应应的的VSS接接触触孔孔，，以以增增加加并并行行电电流流通通路  尽量使尽量使VDD、、VSS接触孔的长边相互平行接触孔的长边相互平行  接接VDD的孔尽可能离阱近一些的孔尽可能离阱近一些  接接VSS的孔尽可能安排在阱的所有边上（的孔尽可能安排在阱的所有边上（P阱） 4）、）、CMOS电路版图设计对布线和接触孔的特殊要求电路版图设计对布线和接触孔的特殊要求 2021/8/1420（（2）尽量不要使多晶硅位于）尽量不要使多晶硅位于p+区域上区域上多多晶晶硅硅大大多多用用n+掺掺杂杂，，以以获获得得较较低低的的电电阻阻率率若若多多晶晶硅硅位位于于p+区区域域，，在在进进行行p+掺掺杂杂时时多多晶晶硅硅已已存存在在，，同同时时对对其其也也进进行行了了掺掺杂杂——导导致致杂杂质质补偿，使补偿，使 多晶硅多晶硅 3）金属间距应留得较大一些（）金属间距应留得较大一些（3 或或4 ）） 因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边缘。

应适当留以裕量缘应适当留以裕量2021/8/1421 （（1）全局电源线、地线和时钟线用第二层金属线全局电源线、地线和时钟线用第二层金属线 （（2）电源支线和信号线用第一层金属线（两层金属之间用通孔连）电源支线和信号线用第一层金属线（两层金属之间用通孔连接） （（3）尽可能使两层金属互相垂直，减小交叠部分得面积尽可能使两层金属互相垂直，减小交叠部分得面积 5）、双层金属布线时的优化方案）、双层金属布线时的优化方案 2021/8/1422CMOS反相器反相器版图流程版图流程2021/8/1423N wellP well CMOS反相器版图流程反相器版图流程(1)1. 阱阱——做做N阱和阱和P阱封闭图形，窗口阱封闭图形，窗口注入形成注入形成P管和管和N管的衬底管的衬底2021/8/1424N diffusion CMOS反相器版图流程反相器版图流程(2)2. 有源区有源区——做晶体管的区域（做晶体管的区域（G、、D、、S、、B区区)，封闭，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层图形处是氮化硅掩蔽层，该处不会长场氧化层2021/8/1425P diffusion CMOS反相器版图流程反相器版图流程(2)2. 有源区有源区——做晶体管的区域（做晶体管的区域（G、、D、、S、、B区区)，封闭图形，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层处是氮化硅掩蔽层，该处不会长场氧化层2021/8/1426Poly gate CMOS反相器版图流程反相器版图流程(3)3. 多晶硅多晶硅—做硅栅和多晶硅连线，封闭图形处，保留多晶硅做硅栅和多晶硅连线，封闭图形处，保留多晶硅 2021/8/1427N+ implant CMOS反相器版图流程反相器版图流程(4)4. 有源区注入有源区注入——P+，，N+区（区（select)。

2021/8/1428P+ implant CMOS反相器版图流程反相器版图流程(4)4. 有源区注入有源区注入——P+、、N+区（区（select)2021/8/1429contact CMOS反相器版图流程反相器版图流程(5)5. 接触孔接触孔——多晶硅，注入区和金属线多晶硅，注入区和金属线1接触端子接触端子2021/8/1430Metal 1 CMOS反相器版图流程反相器版图流程(6)6. 金属线金属线1——做金属连线，封闭图形处保留铝做金属连线，封闭图形处保留铝2021/8/1431via CMOS反相器版图流程反相器版图流程(7)7. 通孔通孔——两层金属连线之间连接的端子两层金属连线之间连接的端子2021/8/1432Metal 2 CMOS反相器版图流程反相器版图流程(8)8. 金属线金属线2——做金属连线，封闭图形处保留铝做金属连线，封闭图形处保留铝2021/8/1433VDDGNDVDDGNDinverter：：Schematic:Layout:inputoutputm1m2m2m1 2021/8/14341). 阱阱——做做N阱和阱和P阱封闭图形处，窗口注入形成阱封闭图形处，窗口注入形成P管和管和N管的衬底管的衬底2). 有源区有源区——做晶体管的区域（做晶体管的区域（G、、D、、S、、B区区)，封闭图形处是氮化，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层硅掩蔽层，该处不会长场氧化层3). 多晶硅多晶硅——做硅栅和多晶硅连线。

封闭图形处，保留多晶硅做硅栅和多晶硅连线封闭图形处，保留多晶硅 4). 有源区注入有源区注入——P+、、N+区（区（select)做源漏及阱或衬底连接区的注做源漏及阱或衬底连接区的注入入5). 接触孔接触孔——多晶硅，注入区和金属线多晶硅，注入区和金属线1接触端子接触端子6). 金属线金属线1——做金属连线，封闭图形处保留铝做金属连线，封闭图形处保留铝7). 通孔通孔——两层金属连线之间连接的端子两层金属连线之间连接的端子8). 金属线金属线2——做金属连线，封闭图形处保留铝做金属连线，封闭图形处保留铝 硅栅硅栅CMOS 版图和工艺的关系版图和工艺的关系2021/8/1435 1). 有源区和场区是互补的，晶体管做在有源区处，金属和多晶连线有源区和场区是互补的，晶体管做在有源区处，金属和多晶连线多做在场区上多做在场区上 2). 有源区和有源区和P+,N+注入区的关系：有源区即无场氧化层，在这区域中注入区的关系：有源区即无场氧化层，在这区域中可做可做N型和型和P型各种晶体管，此区一次形成型各种晶体管，此区一次形成 3). 至于以后何处是至于以后何处是NMOS晶体管，何处是晶体管，何处是PMOS晶体管，要由晶体管，要由P+注入注入区和区和N+注入区那次光刻决定。

注入区那次光刻决定 4). 有源区的图形（与多晶硅交叠处除外）和有源区的图形（与多晶硅交叠处除外）和P+注入区交集处即形成注入区交集处即形成P+有源区，有源区， P+注入区比所交有源区要大些注入区比所交有源区要大些须解释的问题须解释的问题2021/8/14365). 有源区的图形（与多晶硅交叠处除外）和有源区的图形（与多晶硅交叠处除外）和N+注入区交集处即形成注入区交集处即形成N+有源区，有源区， N+注入区比所交有源区要大些注入区比所交有源区要大些6). 两层半布线两层半布线 金属，多晶硅可做连线，所注入的有源区也是导体，可做短连线（方金属，多晶硅可做连线，所注入的有源区也是导体，可做短连线（方块电阻大）三层布线之间，多晶硅和注入有源区不能相交布线，因块电阻大）三层布线之间，多晶硅和注入有源区不能相交布线，因为相交处形成了晶体管，使得注入有源区连线断开为相交处形成了晶体管，使得注入有源区连线断开7). 三层半布线三层半布线 金属金属1，金属，金属2 ，多晶硅可做连线，所注入的有源区也是导体，可做，多晶硅可做连线，所注入的有源区也是导体，可做短连线（方块电阻大）四层线之间，多晶硅和注入有源区不能相交短连线（方块电阻大）。

四层线之间，多晶硅和注入有源区不能相交布线，因为相交处形成了晶体管，使得注入有源区连线断开布线，因为相交处形成了晶体管，使得注入有源区连线断开2021/8/1437CMOS RS触发器电路及版图触发器电路及版图实线：扩散区，实线：扩散区，虚线：铝，虚线：铝，阴影线：多晶硅、阴影线：多晶硅、黑方块：引线孔黑方块：引线孔2021/8/1438部分资料从网络收集整理而来，供大家参考，感谢您的关注！。