《ch065若干典型的时序逻辑集成电路57857实用教案》由会员分享，可在线阅读，更多相关《ch065若干典型的时序逻辑集成电路57857实用教案（50页珍藏版）》请在金锄头文库上搜索。
1、8位CMOS寄存器74HC374脉冲边沿(binyn)敏感的寄存器第1页/共49页第一页，共50页。8位CMOS寄存器74HC/HCT3741111110111第2页/共49页第二页，共50页。8位CMOS寄存器74LV374高阻HHH高阻LLH存入数据，禁止输出HHL对应内部触发器的状态LLL存入和读出数据Q0Q7DNCP输出内部触发器输 入工作模式第3页/共49页第三页，共50页。2、 移位(y wi)寄存器移位(y wi)寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。按移动(ydng)方式分单向移位寄存器双向移位寄存器左移位寄存器移位寄存器的逻辑功能
2、分类移位寄存器的逻辑功能右移位寄存器第4页/共49页第四页，共50页。(1) 基本(jbn)移位寄存器（a）电路(dinl)串行数据(shj)输入端串行数据输出端并行数据输出端第5页/共49页第五页，共50页。D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1 =D1 = Q0nQ2n+1 =D2 =Qn1Q3n+1 =D3 = Qn22、写出激励(jl)方程：3、写出状态方程：(b). 工作(gngzu)原理D2=Qn1D0 D2 D1 D3 第6页/共49页第六页，共50页。 1 0 1 1 0 1 1 0 1 1 0 00 0 0 0 0 0 0FF0 FF1 FF2 FF
3、31CP 后2CP 后3CP 后4CP 后1101 1 Q0n+1=DSIQ1n+1 = Q0nQ2n+1 =Qn1Q3n+1 =Qn21011第7页/共49页第七页，共50页。DSI =11010000,从高位开始(kish)输入 经过4个CP脉冲作用(zuyng)后，从DS 端串行输入的数码就可以从Q0 Q1 Q2 Q3并行输出。 串入并出 经过7个CP脉冲作用后，从DSI 端串行输入(shr)的数码就可以从DO 端串行输出。 串入串出第8页/共49页第八页，共50页。（2）典型(dinxng)集成电路内部逻辑图8位移(wiy)位寄存器74HC/HCT164第9页/共49页第九页，共50页
4、。2. 多功能双向移位(y wi)寄存器多功能移位寄存器工作模式简图（1）工作(gngzu)原理高位移向低位-左移低位移向高位-右移第10页/共49页第十页，共50页。实现多种功能双向移位(y wi)寄存器的一种方案(仅以FFm为例)S1S0=00S1S0=01高位移(wiy)向低位S1S0=10S1S0=11并入(bn r)不变低位移向高位第11页/共49页第十一页，共50页。（2）典型(dinxng)集成电路CMOS 4位双向移位寄存器74HC/HCT194 第12页/共49页第十二页，共50页。74HCT194 的功能表 7D3D2D1D0DI3*DI2*DI1*DI0*HHH6H HL
5、HH5LLLHH4HHHLH3LLHLH2LLH1LLLLLDI3DI2DI1DI0左移DSL右移DSRS0S1行并行输入时钟CP串行输入控制信号清零输 出输 入第13页/共49页第十三页，共50页。2、计数器的分类(fn li)按脉冲输入方式(fngsh)，分为同步和异步计数器按进位(jnwi)体制，分为二进制、十进制和任意进制计数器按逻辑功能，分为加法、减法和可逆计数器概 述1、计数器的逻辑功能 计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。6.5.2 计 数 器第14页/共49页第十四页，共50页。同步(tngb)计数器异步计数
6、器加计数器减计数器可逆计数器二进制计数器非二进制计数器 十进制计数器 任意进制计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器 十进制计数器 任意进制计数器第15页/共49页第十五页，共50页。(1) 异步二进制计数器-4位异步二进制加法(jif)计数器 工作(gngzu)原理1、 二进制计数器第16页/共49页第十六页，共50页。结论(jiln): 计数器的功能：不仅可以(ky)计数也可作为分频器。第17页/共49页第十七页，共50页。如考虑(kol)每个触发器都有1tpd的延时，电路会出现什么问题？异步计数脉冲(michng)的最小周期 Tmin=n tpd。（n为位数） 第18
7、页/共49页第十八页，共50页。典型集成电路中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在 5V、25工作(gngzu)条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。74HC/HCT393的逻辑(lu j)符号第19页/共49页第十九页，共50页。Q0在每个CP都翻转(fn zhun)一次Q1仅在Q0=1后的下一个CP到来(doli)时翻转FF0可采用(ciyng)T=1的T触发器FF1可采用T= Q0的T触发器Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转FF2可采用T= Q0Q1T的触发器Q2仅在Q0=Q1=1后的下一个CP到来时翻转
8、FF3可采用T= Q0Q1Q2T的触发器4位二进制计数器状态表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3进位输出电路状态计数顺序(2)二进制同步加计数器第20页/共49页第二十页，共50页。4位二进制同步(tngb)加计数器逻辑图CE=0保持不变CE=1计数第21页/共49页第二十一页，共50页。4位二进制同步(tngb)加计数器时序图第22页/共49页第二十二页，共50页。 (2)典型(dinxng)
9、集成计数器74LVC1612选1数据(shj)选择器第23页/共49页第二十三页，共50页。(2)时序(sh x)图TC=CETQ3Q2Q1Q0第24页/共49页第二十四页，共50页。74LVC161逻辑(lu j)功能表输输 入入输输 出出清零清零预置预置使能使能时钟时钟预置数据输入预置数据输入计计 数数进进位位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCLLLLLLHLD3D2D1D0D3D2D1D0*HHL保保持持*HHL保保持持*HHHH计计数数*CR的作用？PE的作用？第25页/共49页第二十五页，共50页。例6.5.1 试用74LVC161构成(guchng)模216的同步
10、二进制计数器。第26页/共49页第二十六页，共50页。1. 异步二-十进制计数器将图中电路按以下两种方式连接：试分析它们的逻辑输出状态。接计数脉冲信号，将Q0与相连；（1）接计数脉冲信号，将Q3与相连（2）第27页/共49页第二十七页，共50页。两种连接(linji)方式的状态表计数顺序计数顺序连接方式连接方式1（8421码）码）连接方式连接方式2（5421码）码）Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100第28页/共49页第
11、二十八页，共50页。 2. 用集成(j chn)计数器构成任意进制计数器 例 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程(guchng)中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。(1) 反馈(fnku)清零法 第29页/共49页第二十九页，共50页。 (2) 反馈(fnku)置数法 第30页/共49页第三十页，共50页。（1）工作(gngzu)原理置初态Q3Q2Q1Q0=0001， 基本(jbn)环形计数器状态图3. 环形(hun xn)计数器第一个CP:Q3Q2Q1Q0=0010， 第二个CP:Q3Q2Q1Q0
12、=0100， 第三个CP:Q3Q2Q1Q0=1000， 第四个CP:Q3Q2Q1Q0=0001， 第五个CP:Q3Q2Q1Q0=0010， 第31页/共49页第三十一页，共50页。a、电路(dinl) 扭环形(hun xn)计数器b、状态表状态编号状态编号Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000c、状态图置初态Q3Q2Q1Q0=0001， 第32页/共49页第三十二页，共50页。状态编号状态编号Q4Q3Q2Q1Q000000010000120001130011140111151111161111
13、0711100811000910000译码电路(dinl)简单,且不会出现竞争冒险第33页/共49页第三十三页，共50页。6.7 时序可编程通用阵列逻辑(lu j)器件(GAL)2、输出结构类型太多，给设计(shj)和使用带来不便。2、输出端设置了可编程的输出逻辑宏单元（OLMC）通过编程可将OLMC设置成不同的工作状态，即一片GAL便可实现PAL 的5种输出工作模式(msh)。器件的通用性强； GAL的优点：1、由于采用的是双极型熔丝工艺，一旦编程后不能修改； PAL的不足：1、采用电可擦除的E2CMOS工艺可以多次编程；3、GAL工作速度快，功耗小第34页/共49页第三十四页，共50页。6
14、.7.1 时序可编程逻辑(lu j)器件中的宏单元第35页/共49页第三十五页，共50页。1. 通用阵列逻辑（GAL）在PLA和PAL基础上发展起来的增强型器件.电路设计者可根据(gnj)需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。6.7.2 时序可编程逻辑器件的主要(zhyo)类型2. 复杂可编程逻辑器件（CPLD）集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。这些逻辑块可以(ky)通过共享可编程开关阵列组成的互连资源，实现它们之间的信息交换，也可以(ky)与周围的I/O模块相连，实现与芯片外部交换信息。第36页/共49页第三十六页，共5
15、0页。3. 现场可编程门阵列（FPGA）芯片内部主要由许多不同功能(gngnng)的可编程逻辑模块组成，靠纵横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑电路。它更适合于实现多级逻辑功能(gngnng)，并且具有更高的集成密度和应用灵活性在软件上，亦有相应的操作系统配套。这样，可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，即所谓的SOC技术。第37页/共49页第三十七页，共50页。可编程与阵列(zhn li)（32X64位）2、GAL举例(j l)GAL16V8的电路结构图8个输入(shr)缓冲器298个反馈/输入缓冲器8个三态输出缓冲器12198个输出逻辑宏单元OLMC输
16、出使能缓冲器第38页/共49页第三十八页，共50页。 GAL的电路(dinl)结构与PAL类似，由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路(dinl)组成，但GAL的输出端增设了可编程的的输出逻辑宏单元（OLMC）。通过编程可将OLMC设置为不同的工作状态，可实现PAL的所有输出结构，产生组合、时序逻辑电路(dinl)输出。第39页/共49页第三十九页，共50页。数据(shj)选择器第40页/共49页第四十页，共50页。乘积(chngj)项数据选择器(2选1)输出(shch)数据选择器(2选1)三态数据(shj)选择器(4选1)反馈数据选择器(4选1)4个数据选择器：用不同的控制字实现不
17、同的输出电路结构形式第41页/共49页第四十一页，共50页。乘积项数据选择器：根据AC0和AC1(n)决定与逻辑阵列的第一乘积项是否作为或门的一个输入(shr)端。只有在G1的输出为1时，第一乘积项是或门的一个输入(shr)端。乘积(chngj)项数据选择器(2选1)第42页/共49页第四十二页，共50页。OMUX：根据AC0和AC1(n)决定OLMC是组合输出还是(hi shi)寄存器输出模式输出(shch)数据选择器(2选1)OMUX第43页/共49页第四十三页，共50页。三态数据(shj)选择器(4选1) 三态数据选择(xunz)器受AC0和AC1(n)的控制，用于选择(xunz)输出三
18、态缓冲器的选通信号。可分别选择(xunz)VCC、地、OE和第一乘积项。工作AC0 AC1(n)TX（输出）0 1地电平0 0VCC1 0OE1 1第一乘积项工作高阻OE=1，工作OE=0，高阻1，工作0，高阻三态缓冲器的工作状态第44页/共49页第四十四页，共50页。FMUX：根据AC0和AC1(n)的不同编码，使反向传输(chun sh)的电信号也对应不同。反馈(fnku)数据选择器(4选1)OMUX第45页/共49页第四十五页，共50页。功功 能能组合组合SYNAC0AC1(n)XOR(n)输出相位输出相位备备 注注专用输入专用输入101 1，11脚为数据输入端，输脚为数据输入端，输出三
19、态门禁止出三态门禁止 专用组合输专用组合输出出10001反相反相同相同相1，11脚为数据输入端，组脚为数据输入端，组合输出，三态门选通合输出，三态门选通 反馈组合输反馈组合输出出11101反相反相同相同相同上，三态门由第一乘积项同上，三态门由第一乘积项选通，反馈取自选通，反馈取自I/O口口时序电路中时序电路中的组合输出的组合输出01101反相反相同相同相1脚接脚接CP，11脚接脚接OE，该宏，该宏单元为组合输出，但至少有单元为组合输出，但至少有一个宏单元为寄存器输出一个宏单元为寄存器输出寄存器输出寄存器输出01001反相反相同相同相1脚接脚接CP，11接接OE第46页/共49页第四十六页，共5
20、0页。5. GAL的编程与开发(kif)软件工具硬件(yn jin)工具第47页/共49页第四十七页，共50页。 时序电路的分析，首先按照给定电路列出各逻辑方程组、进而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图或原始状态表，有必要时需进行状态化简，继而对状态进行编码，然后根据状态表导出激励(jl)方程组和输出方程组，最后画出逻辑图完成设计任务。小 结时序逻辑电路一般由组合电路和存储电路两部分(b fen)构成。它们在任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的状态有关。时序电路可分为同步和异步两大类。逻辑方程
21、组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。第48页/共49页第四十八页，共50页。感谢您的观赏(gunshng)！第49页/共49页第四十九页，共50页。内容(nirng)总结8位CMOS寄存器74HC374。第1页/共49页。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在 5V、25工作条件(tiojin)下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。FF0可采用T=1的T触发器。第48页/共49页第五十页，共50页。
