《第8章TMS320C54x片内外设及应用实例》由会员分享，可在线阅读，更多相关《第8章TMS320C54x片内外设及应用实例（128页珍藏版）》请在金锄头文库上搜索。
1、第第8章章 TMS320C54x片内外设及应用实例片内外设及应用实例n8.1 定时器定时器n8.2 时钟发生器时钟发生器n8.3 定时器定时器/计数器编程举例计数器编程举例n8.4 多通道缓冲串口（多通道缓冲串口（McBSP）n8.5 多通道缓冲串口应用实例多通道缓冲串口应用实例n8.6 主机接口（主机接口（HPI）n8.7 外部总线操作外部总线操作8.1 定时器定时器n定定时时器器的的组组成成框框图图如如图图8-1所所示示。它它有有3个个存存储储器器映映象象寄寄存存器器：TIM、PRD和和TCR。这这3个个寄寄存存器器在在数数据据存存储储器器中中的的地地址址及及其其说说明明如如表表8-1所所
2、示示。定定时时器器控控制制寄寄存存器器（TCR）位位结结构构如如图图8-2所所示示，各各控控制位和状态位的功能如表制位和状态位的功能如表8-2所示。所示。返回首页图8-1 定时器组成框图表8-1 定时器的三个寄存器Timer0地址Timer1地址寄存器说明0024H0030HTIM定时器寄存器，每计数一次自动减10025H0031HPRD定时器周期寄存器，当TIM减为0后，CPU自动将PRD的值装入TIM0026H0032HTCR定时器控制寄存器，包含定时器的控制和状态位15121110965430保留softfreePSCTRBTSSTDDR图8-2 TCR位结构图表8-2 定时器控制寄存器
3、（TCR）的功能返回本节8.2 时钟发生器时钟发生器n8.2.1 硬件配置硬件配置PLLn8.2.2 软件可编程软件可编程PLL返回首页8.2.1 硬件配置硬件配置PLLn用于用于C541、C542、C543、C545和和C546芯片。芯片。n所所谓谓硬硬件件配配置置PLL，就就是是通通过过C54x的的3个个引引脚脚CLKMD1、CLKMD2和和CLKMD3的的状状态态，选选定定时时钟钟方方式式，如如表表8-3所所示示。由由表表8-3可可见见，不不用用PLL时时，CPU的的时时钟钟频频率率等等于于晶晶体体振振荡荡器器频频率率或或外外部部时时钟钟频频率率的的一一半半；若若用用PLL，CPU的的时
4、时钟钟频频率率等等于于晶晶体体振振荡荡器器频频率率或或外外部部时时钟钟频频率率乘乘以以系系数数N（PLLN），使使用用PLL可可以以使使用用比比CPU时时钟钟低低的的外外部部时钟信号，以减少高速开关时钟所造成的高频噪声。时钟信号，以减少高速开关时钟所造成的高频噪声。表8-3 时钟方式的配置返回本节8.2.2 软件可编程软件可编程PLLn软软件件可可编编程程PLL具具有有高高度度的的灵灵活活性性，其其时时钟钟定定标标器器提提供供各各种种时时钟钟乘乘法法器器系系数数，并并能能直直接接接接通通和和关关断断PLL。PLL的的锁锁定定定定时时器器可可以以用用于于延延迟迟转转换换PLL的的时时钟钟方方式式
5、，直直到到锁锁定定为为止止。通通过过软软件件编编程程，可可以以选选用用以以下下两两种种时时钟钟方方式式（如如表表8-4 8-6、图、图8-3所示）。所示）。 nPLL方式，其比例系数共方式，其比例系数共31种。靠锁相环电路完成。种。靠锁相环电路完成。n分分频频（DIV）方方式式，其其比比例例系系数数为为1/2和和1/4，在在此此方方式式下下，片内片内PLL电路不工作以降低功耗。电路不工作以降低功耗。表8-4 复位时的时钟方式（C5402）CLKMD1CLKMD2CLKMD3CLKMD寄存器时钟方式000E007H乘15，内部振荡器工作，PLL工作0019007H乘10，内部振荡器工作，PLL工
6、作0104007H乘5，内部振荡器工作，PLL工作1001007H乘2，内部振荡器工作，PLL工作110F007H乘1，内部振荡器工作，PLL工作1110000H乘1/2，内部振荡器工作，PLL不工作101F000H乘1/4，内部振荡器工作，PLL不工作011保留表8-5 时钟方式寄存器CLKMD各位域功能表8-6 比例系数与CLKMD的关系PLLNDIVPLLDPLLMUL比例系数0X0140.50X150.2510014PLLMUL+110151110或偶数(PLLMUL+1)211奇数PLLMUL4图8-3 PLL锁定时间和CLKOUT频率的关系返回本节8.3 定时器定时器/计数器编程举
7、例计数器编程举例n【 例例 8-1】 设设 时时 钟钟 频频 率率 为为 16.384MHz， 在在TMS320C5402的的XF端端输输出出一一个个周周期期为为2s的的方方波波，方方波波的的周周期期由由片片上上定定时时器器确确定定，采采用用中中断断方方法法实实现。现。1定时器定时器0的初始化的初始化（1）设置定时控制寄存器）设置定时控制寄存器TCR（地址地址0026H）。）。（2）设置定时寄存器）设置定时寄存器TIM（地址地址0024H）。）。（3）设置定时周期寄存器）设置定时周期寄存器PRD（地址地址0025H）。）。返回首页2定时器对定时器对C5402的主时钟的主时钟CLKOUT进行分频
8、进行分频nCLKOUT与与外外部部晶晶体体振振荡荡器器频频率率（在在本本系系统统中中外外部部晶晶体体振振荡荡器器的的频频率率为为16.384MHz）之之间间的的关关系系由由 C5402的的 三三 个个 引引 脚脚 CLKMD1、 CLKMD2和和CLKMD3的的电电平平值值决决定定，为为使使主主时时钟钟频频率率为为16.384MHz， 应应 使使 CLKMD1=1、 CLKMD2=1、CLKMD3=0，即即PLL1。3中断初始化中断初始化（1）中中断断屏屏蔽蔽寄寄存存器器IMR中中的的定定时时屏屏蔽蔽位位TINT0置置1，开放定时器，开放定时器0中断。中断。（2）状状态态控控制制寄寄存存器器S
9、T1中中的的中中断断标标志志位位INTM位位清零，开放全部中断。清零，开放全部中断。4汇编源程序如下：汇编源程序如下： .mmregs .def _c_int00STACK .usect STACK,100ht0_cout.usect vars,1 ;计数器计数器 t0_flag .usect “vars”,1 ;当当前前XF输输出出电电平平标标志志。 t0_flag=1，则则XF=1； ;t0_flag=0，则则XF=0TVAL.set 1639 ;16401061=1ms 因中断程序中计数器初值因中断程序中计数器初值;t0_cout=1000，所以定时时间：所以定时时间：1ms1000=1
10、sTIM0.set0024H;定时器定时器0寄存器地址寄存器地址PRD0.set0025HTCR0.set0026H .data TIMES .int TVAL ;定时器时间常数定时器时间常数 .text*; 中断矢量表程序段中断矢量表程序段_c_int00 b start nop nopNMI rete;非屏蔽中断非屏蔽中断 nop nop nopSINT17 .space 4*16;各软件中断各软件中断SINT18 .space 4*16SINT19 .space 4*16SINT20 .space 4*16SINT21 .space 4*16SINT22.space 4*16SINT23
11、.space 4*16SINT24.space 4*16SINT25.space 4*16SINT26.space 4*16SINT27.space 4*16SINT28.space 4*16SINT29.space 4*16SINT30.space 4*16INT0rsbx intm;外中断外中断0中断中断retenopnopINT1rsbx intm;外中断外中断1中断中断retenopnopINT2rsbx intm;外中断外中断2中断中断 rete nop nopTINT: bdtimer ;定时器中断向量定时器中断向量 nop nop nop RINT0:rete;串口串口0接收中断
12、接收中断 nop nop nopXINT0:rete;串口串口0发送中断发送中断 nop nop nop SINT6 .space 4*16 ;软件中断软件中断SINT7 .space 4*16 ;软件中断软件中断INT3:rete;外中断外中断3中断中断 nop nop nop HPINT: rete;主机中断主机中断 nop nop nop RINT1: rete;串口串口1接收中断接收中断 nop nop nopXINT1: rete;串口串口1发送中断发送中断 nop nop nop*start:LD #0,DP STM#STACK+100h,SPSTM #07FFFh,SWWSRST
13、M #1020h,PMSTST #1000,*(t0_cout) ;计数器设置为计数器设置为 1000(1s)SSBX INTM;关全部中断关全部中断 LD #TIMES,A READA TIM0;初始化初始化 TIM,PRD READA PRD0 STM #669h,TCR0；初始化初始化TCR0 STM #8,IMR;初始化初始化 IMR, 使能使能 timer0 中断中断 RSBX INTM;开放全部中断开放全部中断WAIT: B WAIT*;定时器定时器0中断服务子程序中断服务子程序timer:ADDM #-1,*(t0_cout);计数器减计数器减1CMPM *(t0_cout),#
14、0;判断是否为判断是否为0BC next,NTC;不是不是0，退出循环，退出循环ST#1000,*(t0_cout);为为0，设置计数器，并将，设置计数器，并将XF取反取反BITF t0_flag,#1BC xf_out,NTCSSBX XFST #0,t0_flagB nextxf_out:RSBX XFST #1,t0_flagnext: RSBX INTMRETE.end5链接命令文件链接命令文件times.cmd如下：如下： times.obj -o times.out -m times.map MEMORYPAGE 0:RAM1: origin =1000h ,length =500
15、h PAGE 1:SPRAM1: origin=0060h,length=20h SPRAM2: origin=0100h,length=200h SECTIONS .text :RAM1 PAGE 0.data :RAM1 PAGE 0 vars :SPRAM1 PAGE 1 STACK :SPRAM2 PAGE 1 返回本节8.4 多通道缓冲串口（多通道缓冲串口（McBSP）n8.4.1 McBSP原理框图及信号接口原理框图及信号接口n8.4.2 McBSP控制寄存器控制寄存器n8.4.3 时钟和帧同步时钟和帧同步n8.4.4 McBSP数据的接收和发送数据的接收和发送n8.4.5 有关的
16、几个概念有关的几个概念返回首页8.4.1 McBSP原理框图及信号接口原理框图及信号接口nTMS320C54xx多多通通道道缓缓冲冲串串口口（McBSP）由由引引脚脚、接接收收发发送送部部分分、时时钟钟及及帧帧同同步步信信号号产产生生、多多通通道道选选择择以以及及CPU中中断断信信号号和和DMA同同步步信信号号组组成成，如图如图8-4所示。所示。n表表8-7给给出出了了有有关关引引脚脚的的定定义义，McBSP通通过过这这7个个引引脚脚为为外外部部设设备备提提供供了了数数据据通通道道和和控控制制通通道道。McBSP通通过过DX和和DR实实现现DSP与与外外部部设设备备的的通通信信和数据交换。和数
17、据交换。 图8-4 McBSP原理框图表8-7 McBSP引脚说明引脚I/O/Z说明DRI串行数据接收DXO/Z串行数据发送CLKRI/O/Z接收数据位时钟CLKXI/O/Z发送数据位时钟FSRI/O/Z接收帧同步FSXI/O/Z发送帧同步CLKSI外部时钟输入表8-8 McBSP内部信号说明信号说明RINT接收中断，送往CPUXINT发送中断，送往CPUREVTDMA接收到同步事件XEVT向DMA发出事件同步REVTADMA接收到同步事件AXEVTA向DMA发出事件同步A返回本节8.4.2 McBSP控制寄存器控制寄存器1控制寄存器及其映射地址控制寄存器及其映射地址n表表8-9列出了列出了M
18、cBSP控制寄存器及其映射地址。控制寄存器及其映射地址。n子子块块数数据据寄寄存存器器SPSDx用用于于指指定定对对应应子子地地址址寄寄存存器器中中数数据据的的读读写写，其其内内部部连连接接方方式式如如图图8-5所所示示。这这种种方方法法的的好好处处是是可可以以将将多多个个寄寄存存器器映映射射到到一一个个较小的存储空间。较小的存储空间。表8-9 McBSP控制寄存器及其映射地址图8-5 子地址映射示意图2串行口的配置串行口的配置n串串口口控控制制寄寄存存器器（SPCR1、SPCR2）和和引引脚脚控控制制寄寄存存器器（PCR）用用于于对对串串口口进进行行配配置置，接接收收控控制制寄寄存存器器（R
19、CR1、RCR2）和和发发送送控控制制寄寄存存器器（XCR1、XCR2）分分别别对对接接收收和发送操作进行控制。和发送操作进行控制。（1）串串口口控控制制寄寄存存器器（SPCR1、SPCR2）串串口口控控制制寄寄存存器器1（SPCR1）结结构构如如图图8-6所所示示，表表8-10为为SPCR1控控制制位位功功能能说说明明。串串口口控控制制寄寄存存器器2（SPCR2）结结构构如如图图8-7所所示，表示，表8-11为为SPCR2控制位功能说明。控制位功能说明。（2）引引脚脚控控制制寄寄存存器器（PCR）。引引脚脚控控制制寄寄存存器器（PCR）结构如图结构如图8-8所示，表所示，表8-12为为PCR
20、控制位功能说明。控制位功能说明。图8-6 串口控制寄存器1（SPCR1）表8-10 SPCR1控制位功能说明图8-7 串口控制寄存器2（SPCR2）表8-11 SPCR2控制位功能说明图8-8 引脚控制寄存器（PCR）表8-12 PCR控制位功能说明（3）接接收收控控制制寄寄存存器器（RCR1,2）。结结构构如如图图8-9所所示示，表表8-13所所示示为为RCR1控控制制位位功功能能说说明明，表表8-14所示为所示为RCR2控制位功能说明。控制位功能说明。（4）发发送送控控制制寄寄存存器器（XCR1,2）。发发送送控控制制寄寄存存器器（XCR1,2）结结构构如如图图8-10所所示示，表表8-1
21、5所所示示为为XCR1控控制制位位功功能能说说明明，表表8-16所所示示为为XCR2控制位功能说明。控制位功能说明。（a）RCR1（b）RCR2图8-9 接收控制寄存器（RCR1,2）表8-13 RCR1控制位功能说明表8-14 RCR2控制位功能说明（a）XCR1（b）XCR2图8-10 发送控制寄存器（XCR1,2）表8-15 XCR1控制位功能说明表8-16 XCR2控制位功能说明 返回本节8.4.3 时钟和帧同步时钟和帧同步n采样率发生器由三级时钟分频组成，如图采样率发生器由三级时钟分频组成，如图8-11所示，可以所示，可以产生可生可编程的程的CLKG（数据位数据位时钟）信号）信号和和
22、FSG（帧同步同步时钟）信号）信号。CLKG和和FSG是是McBSP的内部信号，用于的内部信号，用于驱动接收驱动接收/发送时钟信号（发送时钟信号（CLKR/X）和和帧同步信号同步信号（FSR/X）。）。采采样率率发生器生器时钟既可以由内部既可以由内部的的CPU时时钟驱动（CLKSM=1），），也可以由外部也可以由外部时钟源源驱动（CLKSM=0）。）。采样率发生器寄存器采样率发生器寄存器SRGR1，2控制控制着采样率发生器的各种操作，其结构如图着采样率发生器的各种操作，其结构如图8-12所示。表所示。表8-17所示为所示为SRGR1控制位功能说明，表控制位功能说明，表8-18所示为所示为SRG
23、R2控制位功能说明。控制位功能说明。图8-11 采样率发生器框图（a）采样率发生器寄存器1 (SRGR1) （b） 采样率发生器寄存器2 (SRGR2)图8-12 采样率发生器寄存器SRGR1，2结构图表8-17 SRGR1控制位功能说明表8-18 SRGR2控制位功能说明图8-13 可编程帧周期和帧脉冲宽度返回本节8.4.4 McBSP数据的接收和发送数据的接收和发送n数据的接收是通过三级缓冲完成的，数据的接收是通过三级缓冲完成的，例如，通过设置例如，通过设置SPCR1寄存器的寄存器的RINTM=00b，则可由则可由RRDY信号驱动产信号驱动产生接收中断信号生接收中断信号RINT，TMS32
24、0C54xx CPU响应中断，响应中断，读取读取DRR中的数据。接收时序如图中的数据。接收时序如图8-14所示。所示。n数据的发送通过两数据的发送通过两级缓冲完成，通过设置级缓冲完成，通过设置SPCR2寄存器寄存器的的XINTM=00b，可由可由XRDY驱动产生发送中断信号驱动产生发送中断信号XINT，TMS320C54xx CPU响应中断，将下一个发送数据写入响应中断，将下一个发送数据写入DXR中，随后中，随后XRDY降为降为0。发送时序如图。发送时序如图8-15所示。所示。图8-14 数据的接收图8-15 数据的发送返回本节8.4.5 有关的几个概念有关的几个概念1相的概念相的概念n在在M
25、cBSP中中，帧帧同同步步信信号号表表示示一一次次数数据据传传输输的的开开始始。帧帧同同步步信信号号之之后后的的数数据据流流可可以以有有两两个个相相相相1和和相相2。相相的的个个数数（1或或2）可可以以通通过过设设置置RCR2和和XCR2中中的的（R/X）PHASE位位来来实实现现。每每帧帧 的的 字字 数数 和和 每每 字字 的的 位位 数数 分分 别别 由由（R/X）FRLEN1,2和和（R/X）WDLEN1,2决决定定（如图（如图8-6、8-18所示所示 ）。）。 图8-16 例8-2的图图8-17 例8-3的图2数据延迟数据延迟n每每一一帧帧都都是是从从帧帧同同步步信信号号有有效效时时
26、到到来来的的第第一一个个时时钟钟周周期期开开始始的的。实实际际的的数数据据接接收收或或传传输输开开始始时时刻刻相相对对于于帧帧的的开开始始时时刻刻可可以以有有延延时时，这这一一延延时时称称为为数数据据延延迟迟，用用RDATDLY和和XDATDLY分分别别指指定定接接收收和和发发送送的的数数据据延延迟迟。可可编编程程数数据据延延迟迟的的范范围围为为0、1、2个个时时钟钟周周期期（R/XDATDLY = 00b 10b），如图如图8-18所示。所示。图8-18 数据延迟3SPI协议：协议：McBSP时钟停止模式时钟停止模式nSPI协协议议是是一一种种主主从从配配置置的的、支支持持一一个个主主方方、
27、一一个个或或多多个个从从方方的的串串行行通通信信协协议议，一一般般使使用用4条条信信号号线线：串串行行移移位位时时钟钟线线（SCK）、主主机机输输入入/从从机机输输出出线线（MISO）、主主机机输输出出/从从机机输输入入线线（MOSI）、低低电电平平有有效效的的使使能能信信号号线线（ ）。如如图图8-198-22所所示、表示、表8-19、20所示。所示。图8-19 McBSP作为SPI模式的主设备 图8-20 McBSP作为SPI模式的从设备图8-21 CLKSTP=10b、CLKXP=0时钟停止模式1的时序图图8-22 CLKSTP=11b、CLKXP=1时钟停止模式4的时序图表8-19 M
28、cBSP寄存器位域设置（SPI模式的主设备）表8-20 McBSP寄存器位域设置（SPI模式的从设备）返回本节8.5 多通道缓冲串口应用实例多通道缓冲串口应用实例n8.5.1 TLV1572高高速速串串行行ADC与与TMS320C5402接接口口设计设计n8.5.2 TLC5617串行串行DAC与与TMS320C5402接口设计接口设计n8.5.3 语语音音接接口口芯芯片片TLC320AD50C与与TMS320C5402接口设计接口设计返回首页8.5.1 TLV1572高速串行高速串行ADC与与TMS320C5402接口设计接口设计1TLV1572芯片简介芯片简介nTLV1572是是高高速速同
29、同步步串串行行的的10位位A/D转转换换芯芯片片，单单电电源源2.7 V至至5.5 V供供电电，8引引脚脚SOIC封封装装。功功耗耗较较低低（3V供供电电功功耗耗3W，5V供供电电功功耗耗25W），当当AD转转换换不不进进行行期期间间自自动动进进入入省省电电模模式式。5V供供电电、时时钟钟速速率率20MHz时时最最高高转转换换速速率率为为1.25 MSPS，3V供供电电、时时钟钟速速率率10MHz时时最最高高转转换换速速率率为为625 KSPS。TLV1572 D封封装装引引脚脚排排列列如如图图8-23所示，所示，TLV1572的引脚说明如表的引脚说明如表8-21所示。所示。图8-23 TLV
30、1572的引脚排列表8-21 TLV1572引脚功能表2TLV1572与与TMS320系列系列DSP的连接的连接图8-24 TLV1572与TMS320系列DSP连接框图图8-25 TLV1572 DSP工作方式时序图 3TLV1572与与TMS320C5402的的McBSP1接接口口软软件件编程编程n【 例例 8-4】 在在 本本 例例 应应 用用 中中 ， TMS320C5402的的McBSP1以以CPU中中断断的的方方式式读读取取TLV1572模模数数转转换换 结结 果果 ， 并并 存存 放放 在在 DSP片片 内内 的的 DARAM区区 的的3000H开开始始的的单单元元中中，共共采采
31、样样256个个点点，A/D转转换换的的速速率率为为64kHz，由由串串口口McBSP1的的帧帧频频决决定定，TMS320C5402的的主主时时钟钟频频率率为为81.925MHz。其其实现程序（略）实现程序（略）返回本节8.5.2 TLC5617串行串行DAC与与TMS320C5402接口设计接口设计1TLC5617工作原理工作原理nTLC5617是是带带有有缓缓冲冲基基准准输输入入的的双双路路10位位电电压压输输出出数数模模转转换换器器。 TLC5617通通过过与与CMOS兼兼容容的的3线线串串行行接接口口实实现现数数字字控控制制，器器件件接接收收的的用用于于编编程程的的16位位字字的的前前4
32、位位用用于于产产生生数数据据的的传传送送模模式式，中中间间10位位产产生生模模拟拟输输出出，最最后后两两位位为为任任意意的的LSB位位（如图（如图8-268-28、表、表8-22、23所示）。所示）。图8-26 TLC5617引脚排列 表8-22 TLC5617引脚功能说明图8-27 TLC5617功能框图 图8-28 TLC5617的时序图表8-23 可编程控制位（D15D12）功能表2TLC5617与与TMS320C5402的的McBSP接口设计接口设计nTLC5617符符 合合 SPI数数 字字 通通 信信 协协 议议 ， 而而TMS320C54xx系系列列DSP芯芯片片的的多多通通道道
33、缓缓冲冲串串口口（McBSP）工工作作于于时时钟钟停停止止模模式式时时与与SPI协协议议兼兼容容。TLC5617与与TMS320C5402的的McBSP0接接口口连连接如图接如图8-29所示。所示。图8-29 TMS320C5402与TLC5617的连接3软件设计软件设计n给给出出了了较较完完整整的的软软件件程程序序，包包括括主主程程序序、串串口口初初始始化化程程序序和和CPU中中断断服服务务程程序序，中中断断服服务务程程序序分分别别对对数数据据进进行行处处理理，然然后后在在TLC5617的的A、B两两个个通通道道同同时时输输出出。TMS320C5402的的主主时时钟钟频频率率为为81.925
34、MHz，数数模模转换速速率率为128kHz。汇汇编编源源程序（程序（略略）返回本节8.5.3 语音接口芯片语音接口芯片TLC320AD50C与与TMS320C5402接口设计接口设计1模拟接口芯片模拟接口芯片TLC320AD50C的工作原理的工作原理n音音频频接接口口芯芯片片TLC320AD50C集集成成了了16位位A/D和和D/A转转换换器器，使使用用过过采采样样（over sampling）技技术术提提供供16位位A/D和和D/A低低速速信信号号转转换换，该该器器件件包包括括两两个个串串行行的的同同步步转转换换通通道道，工工作作方方式式和和采采样样速速率率均均可可由由DSP编编程程设设置置
35、。其其内内部部ADC之之后后有有抽抽样样滤滤波波器器，DAC之之前前有有插插值值滤滤波波器器，接接收收和和发发送送可可同同时时进行。进行。图8-30 AD50C的引脚排列图8-31 AD50C的内部结构框图 nAD50C片片内内还还包包括括一一个个定定时时器器和和控控制制器器。该该芯芯片片可可工工作作在在单单端端或或差差分分方方式式，支支持持3个个从从机机级级联联，其其参参数数设设置置模模式式采采用用单单线线串串行行口口直直接接对对内内部部寄寄存存器器编程，不受数据转换串行口的影响。编程，不受数据转换串行口的影响。（1）ADC信号通道（如图信号通道（如图8-32、8-33） （2）DAC信号通
36、道（如图信号通道（如图8-34所所示）示） （3）AD50C的控制寄存器（如表的控制寄存器（如表8-24所所示）示）图8-32 ADC通道主通信时序图图8-33 ADC通道主通信和次通信时序图图8-34 DAC信号通道主通信和次通信时序图表8-24 控制寄存器1位功能表表8-25 控制寄存器2位功能表表8-26 控制寄存器3位功能表D7D6D5D4D3D2D1D0说明(D0D5)为与之间延迟SCLK的个数(D6D7)从器件的个数，TLC320AC50C最多3个D7D6D5D4D3D2D1D0说明(D0D5)为与之间延迟SCLK的个数(D6D7)从器件的个数，TLC320AC50C最多3个表8-
37、27 控制寄存器4位功能表表8-28 寄存器映象表寄存器编号D12D11D10D9D8寄存器名字000000空操作寄存器100001控制寄存器1200010控制寄存器2300011控制寄存器3400100控制寄存器42TLC320AD50C与与TMS320C5402硬件接口设计硬件接口设计n硬硬件件连连接接采采用用AD50C为为主主控控模模式式（=1），向向C5402的的McBSP0（从从设设备备）提提供供SCLK（数数据据移移位位时时钟钟）和和FS（ 帧帧 同同 步步 脉脉 冲冲 ） ， 并并 控控 制制 数数 据据 的的 传传 输输 过过 程程 。TMS320C5402工工作作于于SPI方
38、方式式的的从从机机模模式式，CLKX0和和FSX0为为输输入入引引脚脚，在在接接收收数数据据和和发发送送数数据据时时都都是是利利用用外外界界时时钟钟和和移移位位脉脉冲冲。C5402与与TLC320AD50C的的硬硬件件连连接接如如图图8-35所所示。示。图8-35 TMS320C5402与TLC320AD50C的硬件连接示意图3软件编制过程软件编制过程（1）TMS320C5402串口的初始化。串口的初始化。 （2）AD50C初始化。初始化。 （3）用户代码的编写。）用户代码的编写。 返回本节8.6 主机接口（主机接口（HPI）n8.6.1 HPI-8接口的结构接口的结构n8.6.2 HPI-8
39、控制寄存器和接口信号控制寄存器和接口信号n8.6.3 HPI-8接口与主机的连接框图接口与主机的连接框图n8.6.4 HPI的的8条数据线作通用的条数据线作通用的I/O引脚引脚返回首页8.6.1 HPI-8接口的结构接口的结构nHPI-8是一个是一个8位的并行口，外部主机是位的并行口，外部主机是HPI的主的主控者，控者，HPI-8作为主机的从设备，其框图如图作为主机的从设备，其框图如图8-36所示。其接口包括一个所示。其接口包括一个8比特的双向数据总线、各比特的双向数据总线、各种控制信号及种控制信号及3个寄存器。片外的主机通过修改个寄存器。片外的主机通过修改HPI控制寄存器（控制寄存器（HPI
40、C）设置工作方式，通过设设置工作方式，通过设置置HPI地址寄存器（地址寄存器（HPIA）来指定要访问的片内来指定要访问的片内RAM单元，通过读单元，通过读/写数据锁存器（写数据锁存器（HPID）来对来对指定存储器单元读指定存储器单元读/写。主机通过写。主机通过HCNTL0、HCNTLl管脚电平选择管脚电平选择3个寄存器中的一个。个寄存器中的一个。图8-36 HPI-8框图返回本节8.6.2 HPI-8控制寄存器和接口信号控制寄存器和接口信号nHPI控制寄存器（控制寄存器（HPIC）状态位控制着状态位控制着HPI操作：操作：（1）BOB：字节次序位。字节次序位。 （2）SMOD：标准标准HPI-
41、8寻址方式位。寻址方式位。 （3）DSPINT：主机向主机向C54x发出中断位。发出中断位。 （4）HINT：C54x向主机发出中断位。向主机发出中断位。 （5）XHPIA：增强增强HPI-8扩展寻址使能位。扩展寻址使能位。（6）HPIENA：增强增强HPI-8使能状态位。使能状态位。主机从HPIC寄存器读出数据主机写入HPIC寄存器的数据C54x从HPIC寄存器读出的数据C54x写入HPIC寄存器的数据图8-37 标准HPI-8的HPIC寄存器位结构图主机从HPIC寄存器读出数据主机写入HPIC寄存器的数据C54xx从HPIC寄存器读出的数据C54xx写入HPIC寄存器的数据图8-38 增强
42、HPI-8的HPIC寄存器位结构图表8-29 HPI-8接口信号名称及其功能返回本节8.6.3 HPI-8接口与主机的连接框图接口与主机的连接框图图8-39 C54x HPI与主机链接框图返回本节8.6.4 HPI的的8条数据线作通用的条数据线作通用的I/O引脚引脚表8-30 通用I/O控制寄存器(GPIOCR)各位的功能返回本节8.7 外部总线操作外部总线操作n8.7.1 软件等待状态发生器软件等待状态发生器n8.7.2 可编程分区切换逻辑可编程分区切换逻辑n8.7.3 外部总线接口定时外部总线接口定时返回首页8.7.1 软件等待状态发生器软件等待状态发生器表8-31 软件等待状态寄存器（S
43、WWSR）各字段的功能表8-32 软件等待状态控制寄存器（SWCR）的功能返回本节8.7.2 可编程分区切换逻辑可编程分区切换逻辑表8-33 分区转换控制寄存器（BSCR）各字段的功能图8-40 存储器两次读操作之间分区切换图8-41 程序存储器读切换到数据存储器读返回本节8.7.3 外部总线接口定时外部总线接口定时1存储器寻址定时图存储器寻址定时图n如如图图8-42所所示示为为存存储储器器读读读读写写操操作作时时序序图图。如如图图8-43所所示示为为存存储储器器写写写写读读操操作作时时序序图图。写写操操作作的的地地址址线线和和数数据据线线继继续续保保持持有有效效约约半半个个周周期期，紧紧跟跟
44、着着写写操操作作之之后后的的读读操操作作也也要要两两个个机机器器周周期。期。n如如图图8-44所所示示为为程程序序空空间间读读插插入入一一个个等等待待周周期期的的存储器读存储器读读读写操作时序图。写操作时序图。图8-42 存储器读读写操作时序图8-43 存储器写写读操作时序图8-44 存储器读读写操作时序（程序空间读插入一个等待周期）2I/O寻址定时图寻址定时图n如如图图8-45所所示示为为并并行行I/O口口读读写写读读操操作作时时序序图图。如如图图8-46所所示示为为插插入入一一个个等等待待周周期期的的并并行行I/O口口读读写写读读操操作作时时序序图图。每每次次I/O读读写写操操作作都都延延
45、长长一一个机器周期。个机器周期。n如如果果I/O读读/写写操操作作紧紧跟跟在在存存储储器器读读/写写操操作作之之后后，则则I/O读读/写写操操作作至至少少3个个机机器器周周期期，如如果果存存储储器器读读操操作作紧紧跟跟在在I/O读读/写写操操作作之之后后，则则存存储储器器读读操操作作至少至少2个机器周期。个机器周期。图8-45 并行I/O口读写读操作时序图8-46 并行I/O口读写读操作时序（插入一个等待周期）3软、硬件等待状态的使用软、硬件等待状态的使用nDSP无无论论是是运运算算还还是是存存取取数数据据，速速度度都都很很快快，但但外外部部存存储储器器或或其其他他设设备备的的读读写写周周期期都都较较长长。因因此此经常用等待方式访问外存储器。经常用等待方式访问外存储器。nDSP有有软软等等待待（内内等等待待）、硬硬等等待待（外外等等待待）访访问问控控制制以以便便于于与与不不同同速速度度的的外外围围器器件件交交换换数数据据，同同时时DSP自自身身的的运运行行速速度度又又可可以以保保持持很很高高。软软、硬硬件件等等待待都都可可以以分分别别对对不不同同类类型型、不不同同地地址址范范围围的外设产生不同的等待状态数。的外设产生不同的等待状态数。返回本节
