《数字逻辑与数字系统课件》由会员分享，可在线阅读，更多相关《数字逻辑与数字系统课件（114页珍藏版）》请在金锄头文库上搜索。
1、软邪京篓贬盒若侈俊雌泡暇屑欠掺庇哲拉谱去逾核酶垛复倾舰吸毙晶牡爱数字逻辑与数字系统课件数字逻辑与数字系统课件数字逻辑与数字系统第一章开关理论 虞箩挪霖碑杠惋渡习溅赛豹徽纂组掩谦絮艘冈碑陆砍搀稿气肇戴让俐焚堑数字逻辑与数字系统课件数字逻辑与数字系统课件1.3.3利用布尔代数化简逻辑函数化简方法化简方法:并项法并项法: 利用利用A +A=1并项，消变量。并项，消变量。 例例7: F=ABC +ABC =AB(C +C) =AB吸收法：吸收法：利用利用A+AB=A并项，消变量。并项，消变量。例例8: F=AB +ABCD(E+F)=AB(1+CD(E+F) =AB消去法：消去法：利用利用A+AB=A
2、+B，消变量。，消变量。例例9: F=AB +AC+BC=AB+C(A+B) =AB+ABC=AB+C配项法：配项法：利用利用A=A(B+B)配项，消去其他项的变量。配项，消去其他项的变量。例例10: F=AB +AC+BC=AB+AC+ (A+A) BC =AB+ABC+AC+ABC=AB+AC假臂昂透朱疤逆台毛裙辊塔磅伎吹臼鸥诅妒寅捉之栖礼士抹拙着预痊秩电数字逻辑与数字系统课件数字逻辑与数字系统课件化简要求化简要求: 1、逻辑表达式最简、逻辑表达式最简 2、逻辑运算关系统一、逻辑运算关系统一最简与最简与-或表达式：或表达式： 乘积项乘积项最少且乘积项乘积项中变量因子变量因子最少。磷怨析栅灌
3、击沼撩率孰毯麓鹤荧戌滓返塔贪寸客呀宝履雀梢卫北翠装表赶数字逻辑与数字系统课件数字逻辑与数字系统课件 1.4 卡诺图卡诺图1.4.1 卡诺图的结构与特点卡诺图的结构与特点 是真值表的图格形式。所有变量分成行、列是真值表的图格形式。所有变量分成行、列两组，按循环码取值排列。相邻两行或两列只有两组，按循环码取值排列。相邻两行或两列只有一个变量取值不同。一个变量取值不同。1、逻辑函数的最小项：、逻辑函数的最小项：包含了该函数包含了该函数全部全部变量的乘积项，每个变量变量的乘积项，每个变量可以是原变量（取值可以是原变量（取值1）或反变量（取值）或反变量（取值0） 。 n个变量的逻辑函数有个变量的逻辑函数
4、有2n个最小项，与函数真值个最小项，与函数真值表的变量取值（卡诺图的格）一一对应。表的变量取值（卡诺图的格）一一对应。隋弯咽示谨糠涟兜聪闹此叙堆誉辐特毫染肩疟抢凤枕晰崎惨驾糠蒸评妻灯数字逻辑与数字系统课件数字逻辑与数字系统课件2、最小项表达式：、最小项表达式： （标准与标准与-或表达式或表达式） 由函数值为由函数值为1的变量取值对应的的变量取值对应的最小项最小项相相加加构构成的与成的与-或表达式或表达式3、最小项代表符、最小项代表符m i 序号序号i为最小项中的原变量取为最小项中的原变量取1，反变量取，反变量取0，按变量排序组成的二进制数对应的十进制数值。按变量排序组成的二进制数对应的十进制数
5、值。4、最小项和式、最小项和式mm 用最小项代表符用最小项代表符m i构成的最小项表达式构成的最小项表达式F（A，B，C，）= m m 讽专起勇挚骤蝴月硒燎也悔彰可烦腮鸽森堰裤鱼讫受做殖栖稿拧琶党绿惰数字逻辑与数字系统课件数字逻辑与数字系统课件变量取值 最小项最小项符 函数值ABC miF000ABCm01001ABCm11010ABCm21011ABCm30100ABCm41101ABCm50110ABCm60111ABCm70例：例：14 当三输入当三输入中至少有中至少有两个输入两个输入为低时输为低时输出为高。出为高。踏铺缄农沛暖燃站咳漫升屯狠翘懦喝澎卉惨食释惩访糠溜校庄典绩粪阀评数字逻辑
6、与数字系统课件数字逻辑与数字系统课件函数的最小项表达式： 使函数值为使函数值为“1”的最小项之逻辑和。的最小项之逻辑和。 F =A B C + A B C + A B C +A B C F（A、B、C）= m0 + m1 + m2 + m4 =m（0、1、2、4） 与真值表中为与真值表中为“1”的项数相同。的项数相同。锚阮敖桂魏蒋庸货郝扁康滥收烬烬百澡砖握宫屈哄妖肖屑里斌趾硕端指碾数字逻辑与数字系统课件数字逻辑与数字系统课件1.4卡诺图1.4.1卡诺图的结构和特点：卡诺图的结构和特点：1、将变量分为行、列两组，、将变量分为行、列两组，相邻列（行）之间只有一相邻列（行）之间只有一个变量取值不同。
7、个变量取值不同。2、卡诺图的每个格代表了函、卡诺图的每个格代表了函数的一个最小项。数的一个最小项。3、相邻两个最小项可以合并、相邻两个最小项可以合并成一个乘积项，并消去一成一个乘积项，并消去一个取值不同的变量。个取值不同的变量。 相邻两列消去列变量。相邻两列消去列变量。 相邻两行消去行变量。相邻两行消去行变量。4、具有循环邻接性。、具有循环邻接性。nB AABCDBC A、B、C、D 取值取值 1 A、B、C、D 取值取值 0 A B C D0 A B C D4A BCD12A BC D8 A B C D1 A B C D5A BCD13 A B C D9 A B C D3 A B C D7A
8、 BCD15 A BCD11 A B C D2 A B C D6A BCD14 A BCD10哄弓徊点调辞肘培图筏潜皮袖酪筷盗峦陋歪乌垛太卧箭宋锑餐俯洞秸馅剂数字逻辑与数字系统课件数字逻辑与数字系统课件1.4.2用卡诺图化简逻辑函数用卡诺图化简逻辑函数一、由函数表达式写其卡诺图：一、由函数表达式写其卡诺图：1、由最小项表达式写卡诺图、由最小项表达式写卡诺图 将表达式中出现的最小项所对应的卡诺图格将表达式中出现的最小项所对应的卡诺图格中填入中填入“1”，其余格填，其余格填“0”。2、由非最小项表达式写卡诺图、由非最小项表达式写卡诺图 将函数转换成将函数转换成与与-或或表达式，在每个乘积项的表达式
9、，在每个乘积项的变量范围内填入变量范围内填入“1”，其余格填，其余格填“0”。 3、具有无关项的函数的卡诺图、具有无关项的函数的卡诺图 无关项对应的变量取值卡诺图格中填无关项对应的变量取值卡诺图格中填 。 舞窒故榨抛芋滤焊廊仰餐积耗找敬延柯舰琼畏胚滴抢赦炸得纹唤名桂们丝数字逻辑与数字系统课件数字逻辑与数字系统课件二、用卡诺图化简逻辑函数的规则和步骤二、用卡诺图化简逻辑函数的规则和步骤(1)以以矩形圈矩形圈形式合并形式合并2n个函数值个函数值(为为1)相同的卡诺相同的卡诺图格，消去取值不同的变量，形成一个乘积项。图格，消去取值不同的变量，形成一个乘积项。(2) 圈从大到小，直到所有函数值相同圈从
10、大到小，直到所有函数值相同(为为1)的格的格全部圈过全部圈过。但每个圈中必须。但每个圈中必须至少包含一个没有至少包含一个没有被其它圈包围的独立格。被其它圈包围的独立格。(3)圈尽可能大，使乘积项的变量因子尽可能少。圈尽可能大，使乘积项的变量因子尽可能少。 圈尽可能少，使乘积项的个数尽可能少。圈尽可能少，使乘积项的个数尽可能少。(4)所有乘积项之所有乘积项之逻辑和逻辑和为函数的最简与为函数的最简与-或表达或表达式。式。土锚锤寿寿酒茧厉胃腔蔡锡偿跑泅彤诸透岩氢涝贪斌纵瓶掣星夯蒲唉蹋版数字逻辑与数字系统课件数字逻辑与数字系统课件三、具有无关项的逻辑函数表示方法三、具有无关项的逻辑函数表示方法1 1、
11、无关项、无关项 对函数值没有影响的变量组合所对应的最小对函数值没有影响的变量组合所对应的最小项，用符号项，用符号 表示其函数值。表示其函数值。(如如BCD码中的码中的伪码组合伪码组合)，用，用 i表示，表示，i取值同最小项。取值同最小项。2 2、具有无关项的逻辑函数最小项表达式、具有无关项的逻辑函数最小项表达式 f=m+f=m+ 3 3、具有无关项的逻辑函数卡诺图、具有无关项的逻辑函数卡诺图 在无关项格中在无关项格中- -填入填入 或或X X，表示函数值任意。，表示函数值任意。4 4、具有无关项逻辑函数的化简、具有无关项逻辑函数的化简 无关项可以任意取值无关项可以任意取值“0”“0”或或“1”
12、“1”以满足合以满足合并圈扩大的化简要求，但不必全部圈。并圈扩大的化简要求，但不必全部圈。叶列悲扯属倚钨粘柴哺行颊铺士囊酌披检峦汕跪区畦柠祁醉骤月则兆苗态数字逻辑与数字系统课件数字逻辑与数字系统课件1.5 集成门电路外特性集成门电路外特性一、集成门电路类型一、集成门电路类型: : TTL -TTL -电源固定为电源固定为5V5V。速度较快，功。速度较快，功耗较大。常用于电子设备或台式仪器。耗较大。常用于电子设备或台式仪器。 CMOS- CMOS-电源范围可由电源范围可由3-18V3-18V，功耗小，功耗小，性能稳定，常用于便携式仪器或设备。性能稳定，常用于便携式仪器或设备。二、集成门电路的主要
13、参数指标二、集成门电路的主要参数指标: :1 1、输出电压指标、输出电压指标输出高电平电压输出高电平电压U UOHminOHmin大于标准高电平大于标准高电平U(1)U(1)输出低电平电压输出低电平电压U UOLmaxOLmax小于标准低电平小于标准低电平U(0)U(0) 犹诅划呜皋谤阅半浙吾努凌柄幼钮障低报箱嗜睬山锡烈爷砷驻情钡卫拱舶数字逻辑与数字系统课件数字逻辑与数字系统课件2、 输入电压指标输入电压指标当逻辑门的输入信号电压的最小高电平当逻辑门的输入信号电压的最小高电平U UIHminIHmin高于高于开门电平开门电平U Uonon为逻辑为逻辑1 1，最大低电平最大低电平U UILmax
14、ILmax 低于低于关门电平关门电平U Uoffoff为逻辑为逻辑0 0。信。信号电平不能在号电平不能在U Uonon和和U Uoffoff之间之间U UOHminOHminUUIHmin IHmin 高电平抗干扰容限高电平抗干扰容限= =U UOHminOHmin-U-UIHminIHminU UILHmaxILHmaxUUOLmaxOLmax 低电平抗干扰容限低电平抗干扰容限= = U UILmaxILmax-U-UOLmaxOLmax3、 输入电流指标输入电流指标逻辑门输入高电平时电流逻辑门输入高电平时电流I IIHIH流入输入端，流入输入端，逻辑门输入低电平时电流逻辑门输入低电平时电流
15、I IILIL从输入端流出。从输入端流出。脱鲜进岸崩痊铆唉拿兔蜡墨庸闭掷扶轿品贰辐登洼撂祸糕洋玲妥搬屁铀衡数字逻辑与数字系统课件数字逻辑与数字系统课件4、 输出电流指标输出电流指标逻辑门输出高电平时电流流出输出端，有最大值限制逻辑门输出高电平时电流流出输出端，有最大值限制I IOHmaxOHmax 。逻辑门输出低电平时电流从输出端流出，有最大值限制逻辑门输出低电平时电流从输出端流出，有最大值限制I IOLmaxOLmax。5、 输出能力（扇出系数输出能力（扇出系数N）逻辑门输出端可以最多连接其他门输入端的个数逻辑门输出端可以最多连接其他门输入端的个数低电平低电平扇出：扇出：N NL L= I=
16、 IOLmax/ OLmax/ I IILIL高电平高电平扇出：扇出： N NH H= I= IOHmax/ OHmax/ I IIH IH N NL L 1)产生正脉冲产生正脉冲冒险冒险 F=A+A，在，在A信号的信号的下降沿下降沿(1-0)产生负脉冲产生负脉冲冒冒险险 窑哑柠抛贾狼爷阜忠丁掐谭嗽采育侠队阅谁咏滞肋痈迅拍僻皖襟劫铁元司数字逻辑与数字系统课件数字逻辑与数字系统课件2.4.2消除竞争冒险的方法消除竞争冒险的方法1、增加选通信号、增加选通信号P当信号改变时，选通信号无效，封锁逻辑门当信号改变时，选通信号无效，封锁逻辑门;当信号稳定后，选通信号才有效，允许逻辑门输当信号稳定后，选通信
17、号才有效，允许逻辑门输出改变。出改变。需要考虑选通信号与输入信号的时序关系。需要考虑选通信号与输入信号的时序关系。 2、修改逻辑设计、修改逻辑设计增加冗余项，改变电路，屏蔽逻辑门输入的互补增加冗余项，改变电路，屏蔽逻辑门输入的互补信号影响信号影响 。唯豪侯祁绅暴扦舅天有厘壤袱博柳框烯屿孜奏戌馏戏换垢邯覆豫明档翁裤数字逻辑与数字系统课件数字逻辑与数字系统课件例：例： F=AB+BC当当A=“1”且且C=“1”时，时，F=B+B。在。在B信号的下降沿信号的下降沿 ，由于，由于B滞后于滞后于B，使，使F=“0”，产生竞争冒险。，产生竞争冒险。 增加冗余项增加冗余项AC，使：，使：F=AB+BC=AB
18、+BC+AC当当A=“1”且且C=“1”时，时，F=B+B+1=“1”，消除，消除竞争冒险。竞争冒险。 A B CF 0 0 00 0 0 11 0 1 00 0 1 10 1 0 00 1 0 11 1 1 01 1 1 11卤夹翟鲁斜诉讳劈烷驯驶守佛建块章句累贞点笑唬梅顽警隆纱北匿冀该肖数字逻辑与数字系统课件数字逻辑与数字系统课件2.5常用中规模组合逻辑标准构件常用中规模组合逻辑标准构件2.5.2 集成电路规模的划分集成电路规模的划分小规模集成电路小规模集成电路SSI 器件集成。器件集成。中规模集成电路中规模集成电路MSI 构件集成。如数据选择构件集成。如数据选择器、译码器、编码器等。器、
19、译码器、编码器等。大规模集成电路大规模集成电路LSI子系统集成，定时器等。子系统集成，定时器等。超大规模集成电路超大规模集成电路VLSI系统集成。系统集成。单片机、中央处理器（单片机、中央处理器（CPU）等。）等。估蛔鉴秉森沮踪躇匙痰践摊烁吹嘛蒙汗习毡率葱鞠讶敷赡杠守图犬应许撵数字逻辑与数字系统课件数字逻辑与数字系统课件2.5.2数据选择器数据选择器多路开关多路开关一、结构：多输入、单输出一、结构：多输入、单输出输入端：使能控制（选通）输入端：使能控制（选通） 1个个：ST 路径选择控制路径选择控制n个：个：An-1A0 数据输入数据输入 2n个个 ：D2n-1D0二、功能二、功能：当使能有效
20、时（被选通），当使能有效时（被选通），根据路径选择信根据路径选择信号从多路数据中选择一路给输出。号从多路数据中选择一路给输出。 A1A0 应用： D0 0 0 1、数据选择 D1 0 1 2、函数发生器 D2 1 0 Y 3、并行数据转换成 D3 1 1 串行数据74153 双四选一双四选一MUX 74151 八选一八选一MUX声惧养左倒踌嵌脊捕迁神芜南旗黄山滓阴菜扁亢钠鸣棠眼渍股冯垛嘎境慑数字逻辑与数字系统课件数字逻辑与数字系统课件三、数据选择器应用三、数据选择器应用1、信号选择控制、信号选择控制2、改变信号传输发式、改变信号传输发式多路并行数据分时顺序输出多路并行数据分时顺序输出,转换成串
21、行数据。转换成串行数据。数字信号的传输方式：数字信号的传输方式：并并行行方方式式-一一个个信信息息（byte or word）的的n位位数数符符同同时时传传输输，传传输输速速率率较较高高。需需要要n条条信信号线和一条公共接地线。号线和一条公共接地线。串串行行方方式式-一一个个信信息息的的n位位数数符符以以统统一一的的时时钟钟周周期期按按位位序序依依次次传传输输，传传输输速速率率较较低低。只只要要一一条条信信号号线线和和一一条条公公共共接接地地线线。可可以以采采用用移移位位时钟脉冲或依约定的速率传输时钟脉冲或依约定的速率传输呻孝咳纲肤肆矫坟伪洲郡持喀堂亨讲申吴点扒榔坷惋另嫩浅哈劫谭煽田窖数字逻辑
22、与数字系统课件数字逻辑与数字系统课件3、实现单输出组合逻辑函数（函数发生器）。、实现单输出组合逻辑函数（函数发生器）。方法：方法：当使能有效当使能有效(ST=“0”)，函数变量从选择控制端，函数变量从选择控制端输入，输出可写成函数变量最小项和对应数据输输入，输出可写成函数变量最小项和对应数据输入相与的或项。入相与的或项。（1）写函数的最小项表达式。）写函数的最小项表达式。（2）数据选择器的使能接有效电平。）数据选择器的使能接有效电平。（3）根据数据选择器的控制输入端数选择函数）根据数据选择器的控制输入端数选择函数的变量数，并按最小项编号的位序从控制端输入的变量数，并按最小项编号的位序从控制端输
23、入（4) 比较函数的最小项表达式和数据选择器的输比较函数的最小项表达式和数据选择器的输出表达式，确定各出表达式，确定各Di的值。的值。蒲讨俏搂墩埂涉言撒臆超周涟尊侧特斌蔚大袱堆边慰贮扩屉奏朗譬瓷恼滋数字逻辑与数字系统课件数字逻辑与数字系统课件2.5.3数据分配器数据分配器结构：单数据输入、多输出结构：单数据输入、多输出输入端：使能控制（选通）输入端：使能控制（选通）1个个ST，选择控制，选择控制n（An-1A0），数据输入），数据输入 1个个D，输出端：，输出端： 2n个个Y0Y2n-1功能：功能：当使能有效时（被选通），当使能有效时（被选通），根据选择控制信号将数据根据选择控制信号将数据分配
24、给多路输出中的一路。分配给多路输出中的一路。 A1 A0 0 0 Y0 D 0 1 Y1 1 0 Y2 1 1 Y3 例例15.利用数据选择器和数据分配器实现利用数据选择器和数据分配器实现4路数据传输电路路数据传输电路解解: 4/1数据选择器数据选择器74153输出连输出连1 / 4分配器分配器74155数据输入数据输入 衍骤众铃隧伦臣椰浮命主壤驴剩侮刨挠协境瓣庶嘲癸焦羹赶玻镍败惠涨嘱数字逻辑与数字系统课件数字逻辑与数字系统课件2.5.4译码器一、多一译码器一、多一译码器1、结构、结构：多输入、多输出：多输入、多输出输入：使能控制（选通）若干个，输入：使能控制（选通）若干个，n位二进制码位二进
25、制码A0-An-1， 输出开关量信号：输出开关量信号： Y0-Ym-1 （m=2n）2、功能：、功能：当使能有效时（被选通），端口当使能有效时（被选通），端口下标下标与输入的与输入的二进制码二进制码值相值相同的同的输出端输出端为有效电平，指示了当前输入码，其他端口输出无效电平。为有效电平，指示了当前输入码，其他端口输出无效电平。一组一组输入码只能使输入码只能使唯一唯一的一个输出有效（电平与其他输出端不同）。的一个输出有效（电平与其他输出端不同）。3、输出表达式：、输出表达式：Yi （ An -1 -A0） =mi （使能控制有效时）（使能控制有效时）每个输出信号对应了输入码构成的最小项的反函数
26、。每个输出信号对应了输入码构成的最小项的反函数。4、基本型号：、基本型号：74139（双（双2：4线译码器）线译码器）2位码输入，位码输入，4个开关量输出，一个低电平有效的使能个开关量输出，一个低电平有效的使能G74138（3:8线译码器）线译码器）3位码输入，位码输入，8个开关量输出，三个使能控制：个开关量输出，三个使能控制：EN=G1G2AG2B； 或舱骆巍般件阉耻啄需皮畔棒村悦迅装用坞贤沟寐萄粗胚试鹊痉阶抛桑齿数字逻辑与数字系统课件数字逻辑与数字系统课件74154（4：16线译码器）线译码器）4位码输入，位码输入，16个开关量输出，两个使能个开关量输出，两个使能G1G2同时为低电平有效。
27、同时为低电平有效。74145（4：1线译码器）线译码器）4位位BCD码输入，码输入，10个指示十进制数符的开关量输出。个指示十进制数符的开关量输出。5、译码器的应用、译码器的应用（1）地址译码）地址译码将输入的地址码译成开关信号控制其他器件的使能将输入的地址码译成开关信号控制其他器件的使能CS（Chip Select）（2）实现用）实现用最小项表达式最小项表达式表示的组合逻辑函数，函数变量数与多一译表示的组合逻辑函数，函数变量数与多一译码器的输入码位数相同。码器的输入码位数相同。用译码器实现组合逻辑函数的方法：用译码器实现组合逻辑函数的方法：（1）写函数各输出的）写函数各输出的最小项表达式最小
28、项表达式，并应用摩根定理转换成最小项的，并应用摩根定理转换成最小项的“与非与非”形式。形式。（2）译码器的使能接有效电平。）译码器的使能接有效电平。（3）函数变量按最小项编号的位序从地址码端输入。）函数变量按最小项编号的位序从地址码端输入。（4) 采用与非门将译码器输出下标号与函数表达式中最小项编号相同的采用与非门将译码器输出下标号与函数表达式中最小项编号相同的端口综合构成函数的输出端。端口综合构成函数的输出端。n输出的函数需要输出的函数需要n个与非门。个与非门。咬宗其也壤牧疟舷嫌贩碳申演背旱训瘩幂乃邦型展塔睡悉溪疡兆赖绪诉张数字逻辑与数字系统课件数字逻辑与数字系统课件募贯谁拙琶炼侥愁蒸康伶抗
29、增妇扫淡耪纹微逻菜铺楞工逮诅汇珠渣侮赃趟数字逻辑与数字系统课件数字逻辑与数字系统课件二、代码转换器二、代码转换器输入、输出都是二进制码，但编码形式不同。输入、输出都是二进制码，但编码形式不同。BCD码码/七段显示译码七段显示译码/驱动器驱动器输入：输入：一位一位BCD码（码（A3、A2、A1、A0）；）； 三个控制信号三个控制信号LT、BI、RBI 均为低电平有效，控制优先级为：均为低电平有效，控制优先级为：BI：灭灯灭灯； LT：试灯试灯； RBI：灭零灭零。输出：输出：七个开关量信号（七个开关量信号（Ya、Yb、Yc、Yd、Ye、Yf）控制七段显示器的七个发光二极管显示与输入控制七段显示器
30、的七个发光二极管显示与输入BCD码码 对应的十进制数符。对应的十进制数符。7447：驱动共阳显示器：驱动共阳显示器LG5011BSR，输出低电平有效，输出低电平有效共阳共阳公共端高电平驱动、段信号低电平驱动公共端高电平驱动、段信号低电平驱动7448：驱动共阴显示器：驱动共阴显示器BS201A ，输出高电平有效，输出高电平有效共阴共阴公共端低电平驱动、段信号高电平驱动公共端低电平驱动、段信号高电平驱动附穗柔缠厘饵恩训吮奋陈绎渠藐亨闻维公吧辽咋驹琵三翟村莽津琉粉坊随数字逻辑与数字系统课件数字逻辑与数字系统课件珠袱舒贩午胎准悔啃抒疲脏闻时轨罐寇顷握计掘皱窘赢曝贯牲儿以杭尝苞数字逻辑与数字系统课件数字
31、逻辑与数字系统课件2.5.5编码器编码器输入输入开关量开关量，输出是与有效输入下标对应的的，输出是与有效输入下标对应的的二进制码二进制码一、一、BCD码编码器码编码器输入输入9个低电平有效的开关量个低电平有效的开关量I1I9，分别对应表示，分别对应表示十进制数符十进制数符“1”“9”； 输出一位输出一位BCD码码D、C、B、A。 一组输出码只能表示的一个有效输入（电平与其他输出一组输出码只能表示的一个有效输入（电平与其他输出端不同），所以端不同），所以 任何时刻只能有唯一一个输入有效。任何时刻只能有唯一一个输入有效。 当多个输入同时有效时，输出码错误。当所有输入无效当多个输入同时有效时，输出码
32、错误。当所有输入无效时，输出时，输出“0”的的BCD码码0000。二、优先编码器二、优先编码器 按输入开关量的标注大小规定其优先级别，允许多个输入按输入开关量的标注大小规定其优先级别，允许多个输入同时有效，输出码与有效输入中级别最高的开关量对应。同时有效，输出码与有效输入中级别最高的开关量对应。磨柿绦杨犯解脖纪醚容窃扒螺缘唬剂遥妇捎昆推媚赏余闺险柯钧惫莹芹疟数字逻辑与数字系统课件数字逻辑与数字系统课件8/3线优先编码器（74148）端口：端口： 输入：输入：1个低电平有效的使能控制个低电平有效的使能控制ST 8个低电平有效的开关量个低电平有效的开关量I0-I7 ，优先级依序为，优先级依序为7-
33、0输出：三位反码编码输出输出：三位反码编码输出 Y2-Y0 一个低电平有效的状态输出一个低电平有效的状态输出Yex， 一个低电平有效的扩展输出一个低电平有效的扩展输出Ys，功能：功能：当使能有效时（当使能有效时（ST=0），），输出二进制码输出二进制码为为当前有效输当前有效输 入入端口下端口下标的二进制码各位取反；标的二进制码各位取反；当使能有效当使能有效且有且有有效输入（有效输入（ I0-I7中有中有0）时，）时，Yex为为0；当使能有效当使能有效但没有有效输入（但没有有效输入（ I0-I7都为都为1）时，）时，Ys为为0，所以所以Ys可以向低优先级的编码器传递使能控制权。可以向低优先级的编
34、码器传递使能控制权。政眩筑邀持员草锡胃淄硅招使荒衫卢铱淋神谈诸骂鲁耘闽祭桑毡笨裤烫借数字逻辑与数字系统课件数字逻辑与数字系统课件搓煎府觉沛徘滑蔡锦渝碍蔑抗墙垄判勉锑颖妨迫婿靡喻瑚眷瀑忘煌晋匹列数字逻辑与数字系统课件数字逻辑与数字系统课件筏宰滥前淘敦贾今巨痹舒挣昼酒讯涎谆趟冉聂讲常怜慑迪酋绑阉储容安较数字逻辑与数字系统课件数字逻辑与数字系统课件无龋阴功诞竿术蚂摧豪鼠墨潞节梭影邑宏欺叶貉悟誓洗蓬怕轧阳迪曝欺扛数字逻辑与数字系统课件数字逻辑与数字系统课件题题18、用一片、用一片74148和与非门设计和与非门设计8421BCD码优先编码器码优先编码器10个输入个输入：I9-I0，低电平有效，优先级别按
35、位序大小排，低电平有效，优先级别按位序大小排 列，列，I9的级别最高；的级别最高；4个输出：个输出：A3-A0，一位，一位BCD码。码。设计思路设计思路1、74148输入输入I7-I0；I8、I9控制其使能控制其使能ST。2、当、当I9或或I8有效有效()时，时， 8421BCD 码的最高位码码的最高位码A3为为1；此；此时时, 74148的使能无效的使能无效(ST =1)，其输出码，其输出码Y2-Y0为全为全1。BCD码的码的低两位低两位A2、A1为为0，最低位，最低位A0取决于输入（取决于输入（I9有效时为有效时为1、I8有有效时为效时为0）3、当、当I9和和I8都无效都无效(1)时，时，
36、 8421BCD 码的最高位码码的最高位码A3为为0， 74148的使能的使能(ST=0)有效，有效， 其输出码其输出码Y2-Y0为低为低3位码位码A2、A1、A0的反码。的反码。4、利用、利用I8、I9产生最高位输出码产生最高位输出码A3，利用，利用I8、I9和和74148的的Yex产生总的有效输出码状态标志，利用产生总的有效输出码状态标志，利用I9和和Y0产生产生A0，利用，利用Y2、Y1产生产生A1、A0。亥权舍何膝抄摧璃铆豺揭候湍搔不受笛熔武岂痞邱糟闲残瓷蒲藻乡焦渤料数字逻辑与数字系统课件数字逻辑与数字系统课件.数据比较器数据比较器功能：采用逻辑运算关系比较两个二进制数功能：采用逻辑运
37、算关系比较两个二进制数A、B的大小，的大小，输出表示比较结果的（输出表示比较结果的（AB）、（）、（AB)=AB；(Ab)、(aB）= （ab) 、（、（AB）= (aY。 被减数被减数X从从A3A0端输入，减数端输入，减数Y的各位经反相后从的各位经反相后从B3B0端输入，端输入，加法器的最低位进位加法器的最低位进位C0输入输入1，实现，实现X + Y反反+1 = X+ Y补补耪赊吐啡握理刁章还禽爬疯荐母黎掸梅离感菌竿佐粮憾滓惕堂粘倔筋养啊数字逻辑与数字系统课件数字逻辑与数字系统课件 习题习题22的解题思路：的解题思路： 由于十进制加法为由于十进制加法为“逢十进一逢十进一”，而，而74LS28
38、3为四为四位二进制加法器，相加的结果为位二进制加法器，相加的结果为“逢十六（逢十六（24）进一）进一”，所以必须再增加一片加法器对，所以必须再增加一片加法器对8421BCD码的相加和输码的相加和输出出S进行修正。当进行修正。当S为伪码时，加为伪码时，加6（0110）调整产生向高）调整产生向高位的进位信号位的进位信号。所以，修正输入根据所以，修正输入根据S的的4位码值确定。位码值确定。懒荐庐店攒力竟涧苫厚迸浆嫉览队椿曼浓悦勿励舀阵勋乒氛十郑撞确天饶数字逻辑与数字系统课件数字逻辑与数字系统课件2.5.8集成集成9位奇偶标志产生位奇偶标志产生/校验器校验器74LS280对输入的对输入的9位二进制信号
39、位二进制信号I0I8中为中为1的信号数进行奇、偶性判断。输的信号数进行奇、偶性判断。输出两个开关量出两个开关量Fod （奇）和（奇）和Fev标志判断结果。标志判断结果。Fod =1：输入信号中有奇数个：输入信号中有奇数个1。 Fod =I0I1I2I3I4I5 I6I7 I8；Fev =1：输入信号中有偶数个：输入信号中有偶数个1；Fev =Fod奇偶校验器的应用：奇偶校验器的应用：信号传输时，发送方系统将表示信号奇、偶性的监督码元与信号同时信号传输时，发送方系统将表示信号奇、偶性的监督码元与信号同时传输，接收方按约定的校验方式检查所接收的信号。传输，接收方按约定的校验方式检查所接收的信号。奇
40、奇校验：传输信号（包括监督码元与原始信号）中校验：传输信号（包括监督码元与原始信号）中1的个数为的个数为奇奇。图图2.28:由于发送方奇偶校验器的输入由于发送方奇偶校验器的输入I8=1，当信号输入，当信号输入(I0I7)中中1的个数为的个数为奇时奇时Fod = 0；当信号中当信号中1的个数为偶时的个数为偶时Fod = 1，所以发送的信号与，所以发送的信号与监督码元监督码元Fod 中中1的个数的个数总总为奇。为奇。接收方对接收到的信号和监督码元再次校验，当接收方对接收到的信号和监督码元再次校验，当Fev =1时，表示接收时，表示接收到的到的8位信号与监督码元中位信号与监督码元中1的个数为偶，必定
41、有一位信号出错。的个数为偶，必定有一位信号出错。暖桥透祷那连藕飞烤霄皆瓤靶冲我帝嘉脐凰拷歹补田缅氨移般包殴镜度琵数字逻辑与数字系统课件数字逻辑与数字系统课件第三章第三章 时序逻辑电路时序逻辑电路n时序电路的特点：时序电路的特点：n电路的输出不仅与当时的输入有关，而且与电路原来电路的输出不仅与当时的输入有关，而且与电路原来的输出状态（输入控制历程）有关。的输出状态（输入控制历程）有关。n时序电路的结构：时序电路的结构：n含有能够记忆状态含有能够记忆状态Q（输入控制历程）的元件（输入控制历程）的元件双稳双稳态触发器，电路中有态触发器，电路中有反馈路径反馈路径（输出端连到输入端）。（输出端连到输入端
42、）。n时序逻辑函数的状态方程式：时序逻辑函数的状态方程式：n电路当前的状态同时受输入电路当前的状态同时受输入X和电路原来的状态控制。和电路原来的状态控制。nQ n+1=f（X，Qn）n次态次态Qn+1控制条件变化后触发器的新状态；控制条件变化后触发器的新状态；n现态现态Qn控制条件变化前触发器原来的状态。控制条件变化前触发器原来的状态。摄讫铭愁喀酿坷姓呆膀祭给沂处冈胚爽须瞬腹撮己闽氢遂众樊呀嫩触眩秋数字逻辑与数字系统课件数字逻辑与数字系统课件3.1双稳态触发器双稳态触发器双稳态触发器是时序逻辑电路的基本元件。双稳态触发器是时序逻辑电路的基本元件。功能：可以记忆一位二值信号功能：可以记忆一位二值
43、信号“1”和和“0”。3.1.1双稳态触发器的基本特性：双稳态触发器的基本特性：1、具有两个互补的输出端：、具有两个互补的输出端：Q、Q，输出信号总是相反。，输出信号总是相反。2、具有两个稳定的工作状态：、具有两个稳定的工作状态： 复位状态（复位状态（Q=“0”）和置位状态（）和置位状态（Q=“1”），输入无效时状态不变。），输入无效时状态不变。3、控制输入有效时，触发器的新状态可以是：、控制输入有效时，触发器的新状态可以是：置位（置位（Qn+1=“1”）、复位（）、复位（Qn+1=“0”），保持（与原来的状态相同），保持（与原来的状态相同Qn+1= Qn）、翻转（与原来的状态相反）、翻转（与
44、原来的状态相反Qn+1= Qn）。）。4、双稳态触发器的触发方式（触发器状态变化时间的控制条件）、双稳态触发器的触发方式（触发器状态变化时间的控制条件） ：直接触发：直接触发：没有触发控制约束，激励变化时触发器状态立即变化。没有触发控制约束，激励变化时触发器状态立即变化。电平触发：电平触发：触发控制为开关电平信号触发控制为开关电平信号C，C为有效电平时，触发器状态为有效电平时，触发器状态根据激励信号改变。根据激励信号改变。边沿触发：边沿触发：触发控制为时钟脉冲信号触发控制为时钟脉冲信号CP（Clock Pulse），触发器状态），触发器状态只在只在CP的有效沿（的有效沿（0-1上升沿或上升沿或
45、1-0下降沿）瞬间变化。下降沿）瞬间变化。鸟陡模淫髓陀傍聋亚救区掠谎户帛扩段诬土粪闸丈谰恢钒甘时棺扣帧挽乙数字逻辑与数字系统课件数字逻辑与数字系统课件5、双稳态触发器的激励类型：、双稳态触发器的激励类型： 根据激励输入信号的名称定义：根据激励输入信号的名称定义： RS、D、JK、T和和T。6、双稳态触发器的电路结构：、双稳态触发器的电路结构： 基本、同步、主从、维持阻塞等。基本、同步、主从、维持阻塞等。7、双稳态触发器功能的描述方法：、双稳态触发器功能的描述方法：特征方程（次态方程、状态方程）：特征方程（次态方程、状态方程）： 当触发条件满足时，触发器的次态与输入及现态的关系。当触发条件满足时
46、，触发器的次态与输入及现态的关系。 Qn+1=f（x、Qn）。）。功能特性表和次态卡诺图：功能特性表和次态卡诺图： 输入、现态（函数变量）与次态、输出（函数值）的关系。输入、现态（函数变量）与次态、输出（函数值）的关系。时序波形图时序波形图： 输入与输出数字信号的时序对应关系图。输入与输出数字信号的时序对应关系图。状态转换图：状态转换图： 状态转换图是以拓扑图形式描述时序电路的转换关系。状态转换图是以拓扑图形式描述时序电路的转换关系。(1) 电路的每个状态用一个圈表示，圈中填入状态符电路的每个状态用一个圈表示，圈中填入状态符Si或状态码值，或状态码值， (2)圈外用箭头表示状态转换关系，箭头从
47、某现态指向其次态，圈外用箭头表示状态转换关系，箭头从某现态指向其次态，(3)箭头旁标出控制该状态转换的控制条件箭头旁标出控制该状态转换的控制条件X和输出和输出Z， 用斜杠区分：控制输入标在斜杠上、输出标在斜杠下。用斜杠区分：控制输入标在斜杠上、输出标在斜杠下。 如果输出如果输出Z仅受状态控制，一般标在圈内，也用斜杠区别于状态。仅受状态控制，一般标在圈内，也用斜杠区别于状态。睫疽俄感贯米挨迭逛遇贮例贡宫景窄灯崇砧棵浙庚诉橇谩希喳泼鼓箕譬掸数字逻辑与数字系统课件数字逻辑与数字系统课件3.1.1RS触发器触发器RS触发器具有两个开关量的激励输入端触发器具有两个开关量的激励输入端R、S：R的有效电平使
48、触发器复位（的有效电平使触发器复位（Reset），），Q=“0”；S的有效电平使触发器置位（的有效电平使触发器置位（Set），），Q=“1”。一、与非门构成的基本一、与非门构成的基本RS触发器（触发器（R、S低电平有效）低电平有效）当当R或或S有效时触发器立即复位或置位，两者不能同时有效。有效时触发器立即复位或置位，两者不能同时有效。二、由二、由 电平电平C控制的钟控控制的钟控RS触发器（触发器（R、S高电平有效）高电平有效） 1）当当C=0时时， 基基本本RS触触发发器器的的输输入入始始终终为为“1” （与与激激励励输输入入R、S无无关关） ，所以，所以状态不能改变状态不能改变。2）当当C=
49、1时时，允许激励输入，允许激励输入R、S控制触发器控制触发器状态改变状态改变。三、由三、由CP 边沿控制的主从边沿控制的主从RS触发器（触发器（R、S高电平有效）高电平有效）1）当当C=1时时， 主主RS触触发发器器状状态态根根据据的的激激励励输输入入改改变变，但但从从触触发发器器控控制制无无效效所以所以状态不变状态不变；2）当当CP=0时时，从从RS触触发发器器状状态态改改变变，但但主主触触发发器器控控制制无无效效，状状态态不不受受激激励输入励输入R、S影响。影响。 所以，主从触发器的输出状态只能在所以，主从触发器的输出状态只能在CP 的有效沿瞬间变化。的有效沿瞬间变化。 蚊临峙蓖佳指问钾酋
50、擅况副唁闹缕旭飘缚更咯准糖翱请斥窟麻损逗隙犹昨数字逻辑与数字系统课件数字逻辑与数字系统课件骋颖征紫讫莫胞匠匹嘉示金募反思芽寝酶信挂甲雷安好嚼奎悟涕筏瘦碗谢数字逻辑与数字系统课件数字逻辑与数字系统课件当拿篓坎想定澡芽鳖用择棋珍查唾弦苇令唆痈沾俘誊胰防洒蕴考砷伶败虏数字逻辑与数字系统课件数字逻辑与数字系统课件踪介舰僧攒菱酥奔逸破罪燃萎扶怜菇牺爪吉巢送缀编圈童幽拨帆哎氨绣碎数字逻辑与数字系统课件数字逻辑与数字系统课件酞塑更聚脑咖胳缎翠瞄爱漓履耳钒秆茧迢牲仟疥饿口陕春窗值哉梭讹腥亮数字逻辑与数字系统课件数字逻辑与数字系统课件3.1.3钟控钟控D触发器触发器D触发器触发器只有一个激励输入只有一个激励输入
51、D， 当触发有效时，触发器状态与当触发有效时，触发器状态与D相同，没有约束条件。相同，没有约束条件。一般有集成钟控一般有集成钟控D触发器、主从触发器、主从D触发器和边沿触发器和边沿D触发器。触发器。 特征方程特征方程:Qn+1=D3.1.4主从主从JK触发器触发器(CP下降沿触发）下降沿触发）JK触发器触发器有两个编码量的激励输入有两个编码量的激励输入J、K，当触发有效时，可以当触发有效时，可以控制触发器状态分别为控制触发器状态分别为 置位（置位（Qn+1=“1”）、复位（）、复位（Qn+1=“0”），保持（），保持（Qn+1= Qn）、翻转）、翻转（Qn+1= Qn）。）。一般有集成主从一般
52、有集成主从JK触发器和边沿触发器和边沿JK 触发器。主从触发器。主从JK触发器存在一次触发器存在一次变化现象（主触发器状态在变化现象（主触发器状态在CP=1期间只能变化一次）。期间只能变化一次）。集成触发器的强制复位、置位端集成触发器的强制复位、置位端RD、SD： 不受触发信号不受触发信号CP控制，立即影响触发器的状态，用于触发器的初始控制，立即影响触发器的状态，用于触发器的初始状态设置，一般为低电平有效。当触发器受触发信号状态设置，一般为低电平有效。当触发器受触发信号CP同步控制同步控制时，强制控制输入时，强制控制输入RD、SD必须为无效电平必须为无效电平1。 津吻锤爷蹬炼淄榴皖痒播弄赢归戌
53、击巾菩叶厚历弊吾撇辆除菩换嫁披癌灸数字逻辑与数字系统课件数字逻辑与数字系统课件扮瓦侣桔似但闭粳闪冒烩琅汤拔辩咽貌守照股洽庄浩目娱藏刮揪韭脂今区数字逻辑与数字系统课件数字逻辑与数字系统课件结论：当Qn为“0”时，在CP=“1”期间，只要J出现过“1”，Qn+1就为“1”当 Qn为 “1”时 ， 在CP=“1”期间，只要K出现过“1”，Qn+1就为“0”主从触发器的一次变化现象主从触发器的一次变化现象漆蕊予珐触枪谭淳嗅歉斯发崖关痊冲璃茸相镰驱么营全馆驾豪菇觅坝呢摸数字逻辑与数字系统课件数字逻辑与数字系统课件31 5 边沿触发器边沿触发器触触发发器器的的次次态态仅仅在在时时钟钟脉脉冲冲有有效效边边沿
54、沿时时产产生生，由由CP有有效边沿前瞬间的激励信号控制。效边沿前瞬间的激励信号控制。1、负边沿、负边沿JK触发器触发器 利利用用逻逻辑辑门门的的传传输输时时间间差差实实现现脉脉冲冲边边沿沿触触发发。触触发发器器的的状状态态变变化化只只发发生生在在CP的的下下降降沿沿时时刻刻，状状态态值值只只受受CP下下降降沿沿时时刻刻前前瞬瞬间间激激励励信信号号J、K的的控控制制，不不存存在在一一次次变变化化现现象（逻辑符号与主从象（逻辑符号与主从JK触发器相同）。触发器相同）。Qn+1 =JQn +KQn 2、正边沿、正边沿D触发器（维持触发器（维持-阻塞型）阻塞型） 利用内部电路的反馈作用实现边沿触发特性
55、。利用内部电路的反馈作用实现边沿触发特性。触触发发器器的的状状态态变变化化只只发发生生在在CP的的上上升升沿沿时时刻刻，触触发发后后的的状状态等于态等于CP上升沿时刻前瞬间激励信号上升沿时刻前瞬间激励信号D的信号。的信号。Qn+1 = D垃蔗屈足拍萄永酣女都厚光向惫出钧系遇枉麻懂燕洁贯哮舌破脑痈愉斟受数字逻辑与数字系统课件数字逻辑与数字系统课件1、当CP=“0”时，两个与或非门类似两个与非门，构成了低电平有效的基本RS触发器，但R=S=“1”，激励无效，触发器的输出状态保持不变。2、当CP=“1”时，触发器自锁，也没有次态产生。但激励输入J、K可以通过与非门的导引影响S、R的电平。3、当CP从
56、“1”下降到“0”瞬间，由于与非门的传输时间延迟，激励输入S、R仍暂时保持时钟下降沿前的状态，具有JK触发器的激励特性。1、负边沿、负边沿JK触发器工作原理触发器工作原理竹衍梢女核殊晓村铜钧兴漏屑潮术取梦氦稽裸窗宽嗽男没夏挂缎梨辛谅侣数字逻辑与数字系统课件数字逻辑与数字系统课件2、维持、维持-阻塞正边沿阻塞正边沿D触发器工作原理触发器工作原理演讣艇麻瘦肄草阑呜伺捶吸肩捎冬鸿耍祝蕉稳眩特恃羚加岂施贺叶坐瘤仍数字逻辑与数字系统课件数字逻辑与数字系统课件3.1.6 T触发器触发器一个激励输入一个激励输入T，特征方程：，特征方程：Qn+1=TQn+TQn若若T=0，触发时状态不变；若，触发时状态不变；
57、若T=1，触发时状态翻转。，触发时状态翻转。当当JK触发器的两个激励输入相同时，具有触发器的两个激励输入相同时，具有T触发器的特性。触发器的特性。T（计数型）触发器（计数型）触发器没有激励输入，触发时钟有效时状态总是翻转，类似用一没有激励输入，触发时钟有效时状态总是翻转，类似用一位二进制码累计时钟脉冲的个数。位二进制码累计时钟脉冲的个数。特征方程：特征方程： Qn+1=Qn当激励当激励J=K=1 时，时，JK触发器具有计数特性。触发器具有计数特性。当激励当激励D=Q 时，时，D触发器具有计数特性。触发器具有计数特性。 当激励当激励T=1 时，时，T触发器具有计数特性。触发器具有计数特性。计数型
58、触发器的状态输出信号周期是时钟信号周期的一倍。计数型触发器的状态输出信号周期是时钟信号周期的一倍。具有二分频功能。具有二分频功能。咯郑誓沼泻僻挪浑剪港湃迟闻丢宏昨蜡缸徘躇牵迸挪测詹嗽她胞茁夯革互数字逻辑与数字系统课件数字逻辑与数字系统课件触发器的次态方程及时序波形图分析触发器的次态方程及时序波形图分析1、根据电路图中各触发器的激励连接关系列激励（R、S、J、K、D、T）的组合逻辑方程；2、将激励方程代入该触发器的特征方程得其次态方程；3、将触发条件满足时（CP脉冲的有效边沿）的激励信号和现态Qn（CP有效沿前的Q）代入次态方程确定其次态Qn+1。卉誓咒乎泻毖裤沧教锭瓷甘陡潜鹅嚏妄初裴痰贞腿瘴羌
59、监骤实振来镐胆汀数字逻辑与数字系统课件数字逻辑与数字系统课件例：D触发器的激励D=Q，次态方程为：Qn+1=Qn呈计数特性，在CP上升沿时状态翻转；JK触发器的JK相连呈T触发器特性，T由D触发器输出Q0控制，CP下降沿时Q0=0，Q1保持；Q0=1，Q1翻转。一葫燥中茹乙彰燎搀洒辗呻羌率芯悯岛央径蓑窃寡寇娠宣浑垂宪释拒恳思数字逻辑与数字系统课件数字逻辑与数字系统课件例：单脉冲产生例：单脉冲产生电路。电路。将脉冲宽度（高将脉冲宽度（高电平电平1的时间）大的时间）大于时钟周期的输于时钟周期的输入入M信号转换成信号转换成脉冲宽度恒定为脉冲宽度恒定为一个一个CP周期的输周期的输出信号出信号Y。呕锨劝
60、陛旺稻遂绵始椅邀逞狈每漫绸辨舆瘫睡删颁耻囤淘拆父敦饭久输风数字逻辑与数字系统课件数字逻辑与数字系统课件3.2锁存器、寄存器和移位寄存器锁存器、寄存器和移位寄存器基本概念：基本概念：一、一、1个触发器可以记忆个触发器可以记忆1位二进制数，由同一个写使能信号位二进制数，由同一个写使能信号共同控制的共同控制的n个触发器一次可记忆个触发器一次可记忆n位二进制数（一般位二进制数（一般n=4或或8），根据触发方式不同称为锁存器或寄存器。），根据触发方式不同称为锁存器或寄存器。二、锁存器由钟控触发器构成，寄存器由边沿触发器构成。二、锁存器由钟控触发器构成，寄存器由边沿触发器构成。三、三态门三、三态门由使能信
61、号由使能信号E控制的电子开关，可输出低电控制的电子开关，可输出低电平、高电平、高阻三种状态。平、高电平、高阻三种状态。 当当E为有效电平时，电子开关接通，输出与输入相同或为有效电平时，电子开关接通，输出与输入相同或相反，为低电平或高电平（相反，为低电平或高电平（ 0或或1 ）；）； 当当E为无效电平时，电子开关断开，输出为高阻状态。为无效电平时，电子开关断开，输出为高阻状态。 跟苦妮别锋狡转窥邵绅扳象碌刁谣忙漾际果急允敲云稍城足玉阂堆附陌篆数字逻辑与数字系统课件数字逻辑与数字系统课件一、锁存器一、锁存器由多个钟控触发器构成，适用于由多个钟控触发器构成，适用于数据信号滞后于写使能信号有效的场合。
62、数据信号滞后于写使能信号有效的场合。 写使能信号写使能信号G 为电平信号，当使能为电平信号，当使能G有效时，输入端有效时，输入端的数据的数据Di被写入相应位的触发器，被写入相应位的触发器，Qi=Di；当使能；当使能G 为无为无效电平时，触发器数据被锁存，效电平时，触发器数据被锁存，Qi保持原来的状态，与保持原来的状态，与输入端的数据输入端的数据Di无关。无关。 集成三态输出集成三态输出8位锁存器位锁存器74LS373：写使能高电平有效，输出使能写使能高电平有效，输出使能E低电平有效。低电平有效。够匹喧提妓兆瓷支秦纤叉洱岁绘汀舒滤窜沿铜碳潦蔗厘骗枉居残嫡荆庶战数字逻辑与数字系统课件数字逻辑与数字
63、系统课件二、寄存器二、寄存器由多个边沿触发器构成，适用于由多个边沿触发器构成，适用于数据信号超前于写使能信号有效的场合。数据信号超前于写使能信号有效的场合。 写使能信号写使能信号CP为脉冲信号，当使能为脉冲信号，当使能CP为有效边沿时，为有效边沿时，输入端的数据输入端的数据Di被写入相应位的触发器，被写入相应位的触发器，Qi=Di；否则，触；否则，触发器输出发器输出Qi保持原来的状态，与输入端的数据保持原来的状态，与输入端的数据Di无关。无关。集成三态输出集成三态输出8位寄存器位寄存器74LS374：写脉冲写脉冲CP上升沿有效，输出使能上升沿有效，输出使能E低电平有效。低电平有效。喜摧季过堰烷
64、间病菊汾绘诀抠幕广骆经舒脐婪枣炽辖盖穆双峡饱谐轰轩苇数字逻辑与数字系统课件数字逻辑与数字系统课件集成集成8位锁存器位锁存器74LS373和集成和集成8位寄存器位寄存器74LS374的的逻辑符号逻辑符号唾叉挡填吴薯杠帝腊巡尝捉沿驮材遍此罐承窟身服悍宋逝齿今其如佑卤文数字逻辑与数字系统课件数字逻辑与数字系统课件浮辣簿磷而擞蔬胆扩向绷眨促月尼咙佐瞄樱讲元竹上刊膊间鄂丑财蔡卡蔡数字逻辑与数字系统课件数字逻辑与数字系统课件腻其仿纺唾狰咯抠搁豢夸些掩涛拄巷毕觉者走佐终瞻谬资观湘酬蕴诱抒礼数字逻辑与数字系统课件数字逻辑与数字系统课件蝎郁拖收县绞凸掂村梦杀苯恐姿先不墨晤嘿盒嗅殉哭鞭匠流给港池冒貌文数字逻辑与数
65、字系统课件数字逻辑与数字系统课件纽攒镁姥谬塌金早爬底赚沧迎吾穿佰运世推盯削练汉憾随砂辈壳卓吐其琅数字逻辑与数字系统课件数字逻辑与数字系统课件三、移位寄存器三、移位寄存器由多位边沿由多位边沿D触发器组成，触发器组成，激励输入端按位序激励输入端按位序i顺序串接。顺序串接。n寄存器内的数据可以向高位移动（左移）或向低位移寄存器内的数据可以向高位移动（左移）或向低位移动（右移），每个时钟脉冲动（右移），每个时钟脉冲CP使数据移动一位。使数据移动一位。n1、左移时串行数据从、左移时串行数据从SL（最低位寄存器输入端（最低位寄存器输入端D0）逐位移入，其他各位的次态为相邻低位的现态。逐位移入，其他各位的次
66、态为相邻低位的现态。n各触发器次态方程：各触发器次态方程：Qin + 1=Qni-1 ；Q0n + 1= SLn激励关系：各触发器激励激励关系：各触发器激励D i接相邻低位输出接相邻低位输出Qi-1n各触发器激励方程：各触发器激励方程：D i=Qi-1 ； D0= SLn思考：能否用钟控思考：能否用钟控D触发器构成移位锁存器？触发器构成移位锁存器？枝滨分碍翻惜祟价乙懊吗清卜脚熟篓摩撼鼓豹托遵揽捅艾盲踏宅戮样观媚数字逻辑与数字系统课件数字逻辑与数字系统课件2、右移时串行数据由、右移时串行数据由SR（最高位寄存器输入端（最高位寄存器输入端Dm ）逐位移入，）逐位移入， 其他各位的次态为相邻高位的其
67、他各位的次态为相邻高位的现态。现态。各触发器次态方程：各触发器次态方程：Qin+1=Qni+1 ；Qmn + 1= SR激励关系：各触发器激励激励关系：各触发器激励D i接相邻高位输出接相邻高位输出Qi+1各触发器激励方程：各触发器激励方程：D i=Qi+1 ； Dm= SR右移时相当于数据除右移时相当于数据除“2”，R=R/2殊栖片课悯甥亦煎寞疽簧客诞眺弄耀百广为若廷旗奎红转哩郭撤绩那劳漳数字逻辑与数字系统课件数字逻辑与数字系统课件3、双向移位寄存器、双向移位寄存器n由功能选择信号由功能选择信号S控制移位寄存器实现左移或向右移控制移位寄存器实现左移或向右移n各触发器的激励输入各触发器的激励输
68、入Di由由“与或门与或门”控制。控制。例：当例：当S=0右移；右移；S=1移左；则：移左；则：Di=SQi+1+SQi-1庇蘸邻秩盼谢又朝喻丈孰舀摹酷堑酶脖务秉久怠盆惦剧桌耐叛谭蜀紊购芽数字逻辑与数字系统课件数字逻辑与数字系统课件四、四、8位通用集成移位寄存器位通用集成移位寄存器74LS299的逻辑符号的逻辑符号1、并行数据端、并行数据端A/QA/H/QH为输入、输出双向口，为输入、输出双向口， A/QA为高位，为高位， H/QH为低位。为低位。2、两个低电平有效的输出使能控制、两个低电平有效的输出使能控制/G1、/G2。两者为全两者为全“0”时，端口为输出方式；有一个为时，端口为输出方式；有
69、一个为“1”，端，端口为并行置数数据输入端口为并行置数数据输入端3、清除信号有效（、清除信号有效（0）时，全部输出清零。）时，全部输出清零。4、移位脉冲、移位脉冲CP上升沿有效。上升沿有效。5、当清除信号无效（、当清除信号无效（1）时，在时钟脉冲）时，在时钟脉冲CP作用下，两作用下，两位控制信号位控制信号S0、S1实现四种控制功能：实现四种控制功能：保持（保持（S1=0、S0=0）、）、 左移（左移（S1=0、S0=1） 、右移（右移（S1=1、S0= 0 ） 、并行置数（、并行置数（S1=1、S0=1）。）。滓糕卸傣浦贿供珍绍朔刷淘掠繁给凋范呜沁臻官渣攻自豫县亲三燕购冰塑数字逻辑与数字系统课
70、件数字逻辑与数字系统课件74LS299的数据输入、输出方式：的数据输入、输出方式：1、并行（、并行（AH）输入、并行（）输入、并行（QAQH）输出；）输出；2、并行（、并行（AH）输入，串行（左移从）输入，串行（左移从QA或右移从或右移从QH）输出；）输出；3、串行（左移从、串行（左移从SL或右移从或右移从SR ）输入、）输入、 并行（并行（QAQH）输出；）输出；4、串行输入、串行输出；、串行输入、串行输出；（左移从（左移从SL 输入、从输入、从QA输出或右移从输出或右移从SR输入从输入从QH输出）。输出）。 通用移位寄存器的应用：通用移位寄存器的应用：1、数据传输方式的转换，并入、数据传输
71、方式的转换，并入串出、串入串出、串入并出；并出；2、计算机系统中的乘、除运算部件；、计算机系统中的乘、除运算部件；3、构成环形计数器，实现脉冲分配。、构成环形计数器，实现脉冲分配。廊茫铰谍索癌虫既刨罕翟毁顷析拎图曰彭汽赫皂赃朴萤卷淌艘皿刁劣嵌啤数字逻辑与数字系统课件数字逻辑与数字系统课件第第7、第、第8题解题参考思路：题解题参考思路：7（3）：可将）：可将RS触发器改接成触发器改接成D 触发器，使触发器的次态触发器，使触发器的次态方程为：方程为：Qin+1=Di 。8、由题意可知：串行数据先低位后高位逐位输入、由题意可知：串行数据先低位后高位逐位输入74LS299，在，在8位数据全部移入位数据
72、全部移入74LS299后并行输出。所以要解决后并行输出。所以要解决的问题是如何在的问题是如何在8个个CP脉冲作用后产生脉冲作用后产生 74LS299的输出的输出使能的有效信号。使能的有效信号。 可考虑采用题中所给的可考虑采用题中所给的D触发器与移位寄存器串联，构成触发器与移位寄存器串联，构成9位移位寄存器，并以位移位寄存器，并以D触发器的输出控制上述使能。在触发器的输出控制上述使能。在转换开始前对移位寄存器置数，使其转换开始前对移位寄存器置数，使其最后移出的位最后移出的位的初的初值与其他位不同。转换过程中，值与其他位不同。转换过程中，D触发器输出无效；当触发器输出无效；当8 个个CP后，后，该
73、位该位移入移入D触发器使使能控制有效。由于触发器使使能控制有效。由于74LS299是双向数据端口，所以置数值可通过是双向数据端口，所以置数值可通过74LS373的的三态输出预置，以免置数值影响输出值。三态输出预置，以免置数值影响输出值。峰讽废易解嚎哨抱愚袍旨扰线酸配粥乎灭建择债滁喊寡衣声所掺挫耙斜避数字逻辑与数字系统课件数字逻辑与数字系统课件3.3 计数器计数器-功能：功能：累计时钟脉冲的个数、分频、定时、产生节拍脉冲累计时钟脉冲的个数、分频、定时、产生节拍脉冲特点：特点：状态码随状态码随CP周期性循环，循环个数称为周期性循环，循环个数称为 “模模”M 。 分类：分类：n1、按计数器按计数体制
74、、按计数器按计数体制n若若n个个触触发发器器构构成成的的计计数数器器具具有有模模M=2n 、且且状状态态码码变变化化有有自自然然二二进进制制数数序序的的特特点点，就就称称为为n位位二二进进制制计计数数器器；若若模模M2n 、或或状状态态码码变变化化不不符符合合二二进进制制数数序序特特点点称称M（模模）进进制制计计数数器器，最最常常用用的的是是“模模”为为10的十进制计数器。的十进制计数器。 n 2、按状态码值的增减趋势分、按状态码值的增减趋势分n计计数数器器状状态态码码变变化化有有数数序序特特点点、且且呈呈递递增增趋趋势势变变化化的的称称加加计计数数器器；呈呈递递减减趋趋势势变变化化的的称称减
75、减计计数数器器；在在信信号号控控制制下下既既可可递递增增也也可可递递减减计计数数的的称可逆计数器。称可逆计数器。 3、按计数脉冲引入方式分、按计数脉冲引入方式分n计数脉冲直接控制计数器电路中所有触发器的时钟触发端计数脉冲直接控制计数器电路中所有触发器的时钟触发端CP，称同步，称同步计数器；否则就称异步计数器。计数器；否则就称异步计数器。甚绥刻镊习殴瑶操愿疫磺凉砸甭瑞竿岔矫霹炒冶冶技于思纱哗撤率羊辣鉴数字逻辑与数字系统课件数字逻辑与数字系统课件时序逻辑电路的分析时序逻辑电路的分析: 根据电路图分析电路状态的转换规律和输出的变化根据电路图分析电路状态的转换规律和输出的变化规律，确定电路功能。规律，
76、确定电路功能。分析时序逻辑电路的一般步骤分析时序逻辑电路的一般步骤1、由电路连接关系写逻辑函数式：、由电路连接关系写逻辑函数式：（1）各各触触发发器器的的时时钟钟控控制制方方程程（同同步步时时序序电电路路可可以以不不列列） CPi=f0（CP，Q）（2）电路的输出方程）电路的输出方程 Z=f1（X、Q）（3）各触发器的输入驱动（激励）方程）各触发器的输入驱动（激励）方程Y（J、K、D、T、R、S） =f2（X、Q）2、将将驱驱动动方方程程代代入入相相应应触触发发器器的的特特性性方方程程，得得电电路路的的状状态方程态方程:Qin+1=f3（Y、Qn）3、根根据据状状态态方方程程和和输输出出方方程
77、程列列电电路路的的状状态态表表，画画出出状状态态转换图转换图或或时序波形图时序波形图。4、分析电路功能及自启动能力（若有无效状态存在）。、分析电路功能及自启动能力（若有无效状态存在）。吱涪舌颤哆溪鸥召缮士浮尔太元车镶银狗瞅症罐曹箕说梅庚凝铁苑挥晰峪数字逻辑与数字系统课件数字逻辑与数字系统课件3.3.1同步计数器同步计数器 所有触发器由计数脉冲控制，所以不需列时钟控制方程所有触发器由计数脉冲控制，所以不需列时钟控制方程时序逻辑电路的自启动能力时序逻辑电路的自启动能力: 1、若、若n个触发器构成的计数器的模个触发器构成的计数器的模M小于小于2n，则有，则有2n-M个无个无效状态存在。效状态存在。2
78、、计数器在正常运行时的状态周期性循环，不可能出现无效、计数器在正常运行时的状态周期性循环，不可能出现无效状态码。但在电路上电（合上电源）瞬间，计数器的状态状态码。但在电路上电（合上电源）瞬间，计数器的状态是随机的，可能出现无效状态码。是随机的，可能出现无效状态码。3、如果计数器处于无效状态时，随着计数脉冲输入能够转入、如果计数器处于无效状态时，随着计数脉冲输入能够转入有效状态循环，则表示计数器具有自启动能力，否则电路有效状态循环，则表示计数器具有自启动能力，否则电路没有自启动能力，将陷于无效状态的死循环。没有自启动能力，将陷于无效状态的死循环。营观颁年螺持沼叔泪瑞阻敷负金粕够维尾唯逢退捏援懊普
79、旦饯炸樟犁窟袱数字逻辑与数字系统课件数字逻辑与数字系统课件n位同步二进制计数器位同步二进制计数器（模（模M=2n）:由由n个个T触发器构成，最低位触发器的激励端触发器构成，最低位触发器的激励端T接接1，其，其他各触发器的激励端他各触发器的激励端T由所有低位触发器的输出由所有低位触发器的输出Q （加（加计数）或反相输出计数）或反相输出Q（减计数）相（减计数）相“与与” 后控制。后控制。加计数器：加计数器：T0 = “1” ；Ti = Qni -1 .Qn 1Qn 0 减计数器：减计数器：T0 = “1” ；Ti = Qni -1 .Qn 1Qn 0 n位环形计数器（模位环形计数器（模M=n）：）
80、：由由n位移位寄存器构成，串行输出反馈连接串行输入端。没位移位寄存器构成，串行输出反馈连接串行输入端。没有自启动能力，需要预置有效状态码后启动。有自启动能力，需要预置有效状态码后启动。n位扭环形计数器（模位扭环形计数器（模M=2n）：）：由由n位移位寄存器构成，串行反相输出端连接串行输入端。位移位寄存器构成，串行反相输出端连接串行输入端。没有自启动能力，启动时使其复位进入有效状态没有自启动能力，启动时使其复位进入有效状态“0”。计竣盔迢姓套酝貉蓬策汉秒伦撵缘汛旬优燕敖毒吸认契罢鳖觉嗓载彭刘字数字逻辑与数字系统课件数字逻辑与数字系统课件3.3.2异步计数器异步计数器至少有一个触发器的时钟不是由计
81、数脉冲控制，而是由至少有一个触发器的时钟不是由计数脉冲控制，而是由其他触发器的输出控制。所以，不是所有的计数脉冲都其他触发器的输出控制。所以，不是所有的计数脉冲都能使该触发器发生变化，仅当其触发条件满足时才能受能使该触发器发生变化，仅当其触发条件满足时才能受其激励控制，否则状态保持不变。其激励控制，否则状态保持不变。 因此，时钟不受计数脉冲控制的触发器必须列其时钟控因此，时钟不受计数脉冲控制的触发器必须列其时钟控制的逻辑方程，同时其次态方程为：制的逻辑方程，同时其次态方程为： 绦侮邱梭乡涅囊俘百下盯银灭梅荡腋及邯完及冶百库拍勒项摧零身荤舅拓数字逻辑与数字系统课件数字逻辑与数字系统课件3.3.3
82、中规模集成计数器中规模集成计数器1、 计数器的模和码制计数器的模和码制n集集成成二二进进制制计计数数器器有有模模2（1位位）、模模8（3位位）、模模16（4位位）、模模256（8位）等；非二进制计数器有模位）等；非二进制计数器有模5、模、模6和模和模10等。等。n2、 计数方式计数方式 n状状态态随随计计数数脉脉冲冲输输入入按按数数序序规规律律连连续续变变化化，有有加加计计数数、减减计计数数和和可可逆逆计计数数三三种种方方式式。可可逆逆计计数数可可以以由由电电平平信信号号控控制制（加加、减减计计数数由由不不同同电电平平的的信信号号控控制制）或或双双脉脉冲冲控控制制（加加、减减计计数数由由不不同
83、同的的计计数脉冲控制）。数脉冲控制）。n3、 钟控方式钟控方式n计计数数脉脉冲冲同同时时控控制制所所有有触触发发器器时时钟钟的的称称为为同同步步计计数数方方式式，反反之之，称异步计数方式。称异步计数方式。n4、 触发方式触发方式 n根据计数脉冲作用的有效边沿，分为上升沿触发和下降沿触发。根据计数脉冲作用的有效边沿，分为上升沿触发和下降沿触发。n5、 使能控制（使能控制（EN） 集成计数器可以具有使能控制功能。具有使能控制的计数器在使集成计数器可以具有使能控制功能。具有使能控制的计数器在使能有效时计数，否则，状态保持不变。能有效时计数，否则，状态保持不变。快项衔掷蔑丛唤拽蝴弧集真粪呵仕咖雇锚颈签
84、请切耘宪纠萌看透姚色钢圣数字逻辑与数字系统课件数字逻辑与数字系统课件6、 复位方式复位方式 （同步或异步）（同步或异步） 可以通过清除信号（可以通过清除信号（CD）控制集成计数器复位（全部位清零）。清）控制集成计数器复位（全部位清零）。清除信号分高电平有效或低电平有效。除信号分高电平有效或低电平有效。若清除信号有效时，计数器立即复位的称若清除信号有效时，计数器立即复位的称异步异步清除方式；清除方式；清除信号与计数脉冲同时有效时，计数器才能复位的称清除信号与计数脉冲同时有效时，计数器才能复位的称同步同步清除方式。清除方式。7、预预 置数方式置数方式（同步或异步）（同步或异步） 可以通过预置信号（
85、可以通过预置信号（LD）控制集成计数器并行预置初始状态。预置）控制集成计数器并行预置初始状态。预置信号分高电平有效或低电平有效。预置信号有效时，并行数据输入端的信号分高电平有效或低电平有效。预置信号有效时，并行数据输入端的状态被置入计数器。状态被置入计数器。 同清除方式类似，置数功能也分异步方式和同步方式两种。同清除方式类似，置数功能也分异步方式和同步方式两种。8、 进、借位方式进、借位方式- 集成计数器可以具有进位或借位输出信号。一般，集成计数器可以具有进位或借位输出信号。一般，加加计数器的进位输出计数器的进位输出信号信号CO是在状态码为是在状态码为最大值最大值（如二进制的全（如二进制的全1
86、或十进制的或十进制的1001）时有效，）时有效，而而减减计数器的借位信号计数器的借位信号BO是在状态为是在状态为“0”时输出有效。有效电平可以时输出有效。有效电平可以是高电平或低电平。进、借位也可以共用一个信号是高电平或低电平。进、借位也可以共用一个信号RCO表示。表示。隶柬恤泰坎姥剖须榆崩蛀摔投菇磐遥丛搀除形扰背隙饲跪肛趴惩竞藏汕契数字逻辑与数字系统课件数字逻辑与数字系统课件一、中规模同步加计数器一、中规模同步加计数器74LS1631、4位二进制加计数器（模位二进制加计数器（模16），），QA为最低位、为最低位、QD为最为最高位；高位；2、计数脉冲、计数脉冲CP上升沿有效。上升沿有效。3、同
87、步清除，低电平有效，优先级别最高。当、同步清除，低电平有效，优先级别最高。当CD 为为0且且CP上升沿时，计数器输出上升沿时，计数器输出QD QC QBQA 全为全为0。4、同步预置，、同步预置， 低电平有效，优先级别其次。当低电平有效，优先级别其次。当CD无效、无效、LD=0且且CP上升沿时，计数器输出上升沿时，计数器输出QD QC QBQA 分别为分别为并行数据输入端并行数据输入端D、C、B、A 的值。的值。 5、两个高电平有效的使能控制、两个高电平有效的使能控制P、T，当，当CD、LD无效且无效且P、T同时为同时为1时，计数器允许加计数；若时，计数器允许加计数；若P、T中有一个为中有一个
88、为0，即使计数脉冲输入，计数器输出，即使计数脉冲输入，计数器输出QD QC QBQA的状态的状态仍保持不变。仍保持不变。6、进位输出、进位输出CO高电平有效，当高电平有效，当QD QC QBQA为全为全1且且T=1时，时，CO=1，即，即 CO= QD QC QBQA T。彩胰捣魁剐铡畦雄峦溢苫檄垦空藩巩叼搅鬃矾一邹进酱旁奶堑陵舒壁扬袭数字逻辑与数字系统课件数字逻辑与数字系统课件二、中规模异步二二、中规模异步二五五十进制计数器十进制计数器74LS901、两个独立的计数器，计数脉冲、两个独立的计数器，计数脉冲CP下降沿有效：下降沿有效： 1个二进制计数器（模个二进制计数器（模2），），CP1输入
89、计数脉冲、输入计数脉冲、QA输出；输出； 1个异步五进制加计数器，个异步五进制加计数器，CP2输入计数脉冲，输入计数脉冲，QD为最为最高位，高位， QB为最低位；状态码为最低位；状态码000100。2、异步清除，高电平有效。当、异步清除，高电平有效。当R01、R02同时为同时为1时，两时，两个计数器立即复位，输出个计数器立即复位，输出QD QC QBQA 全为全为0。3、异步置、异步置9， 高电平有效。当高电平有效。当R91、R92同时为同时为1时，五进时，五进制计数器置制计数器置4（QD = 1， QC = QB = 0 ），二进制计数器），二进制计数器置位（置位（QA = 1），呈），呈8
90、421BCD码码1001（9）。）。 里宜朔空历眺冗抢伯箕掂箍基极减佳刻眯福忆夫柜凛幼军雄椿棋仍锋蘸盒数字逻辑与数字系统课件数字逻辑与数字系统课件三、中规模集成计数器级联增加状态循环数三、中规模集成计数器级联增加状态循环数Mn计数器的级联计数器的级联低位序计数器输出控制高位序计数低位序计数器输出控制高位序计数器改变状态。低位序计数器每循环一个周期后使高位器改变状态。低位序计数器每循环一个周期后使高位序计数器加一或减一序计数器加一或减一。所以级联后的计数器总的模值所以级联后的计数器总的模值为各计数器模值的乘积。为各计数器模值的乘积。级联方式：级联方式：1、同步方式、同步方式所有集成计数器的所有集
91、成计数器的CP端并接，同步工作。端并接，同步工作。低位计数器控制高位计数器的低位计数器控制高位计数器的使能使能。最低位序计数器。最低位序计数器的使能始终有效。注意信号逻辑的匹配。的使能始终有效。注意信号逻辑的匹配。工作原理：工作原理： 仅在仅在低位序低位序计数器复位（产生计数器复位（产生进位进位/借位借位信号）信号）时，使时，使高位序高位序计数器使能有效，高位计数器加一或减计数器使能有效，高位计数器加一或减一。一。同步级联计数器的计数频率可以较高，但没有计数使能控制端的集同步级联计数器的计数频率可以较高，但没有计数使能控制端的集成计数器无法采用同步级联方式。成计数器无法采用同步级联方式。纱女阀
92、担恢谢撩榆插涂赤廓早赞噎霄儒付存拷央接没环视蚀砒傈鲜故锻懂数字逻辑与数字系统课件数字逻辑与数字系统课件画鹊馒酮抬槛褪符梆征瑶顿朝骋哟训纪渡只侮拇兵俏躁剔偏令羌帧稻汛赶数字逻辑与数字系统课件数字逻辑与数字系统课件2、异步级联方式、异步级联方式所有计数器的使能同时有效（或没有使能控制），输入时所有计数器的使能同时有效（或没有使能控制），输入时钟脉冲只控制最低位序的计数器，其它计数器的时钟钟脉冲只控制最低位序的计数器，其它计数器的时钟由其相邻低位计数器的进位由其相邻低位计数器的进位/借位输出（或最高位状态借位输出（或最高位状态输出）控制。输出）控制。工作原理：当低位计数器复位时，高位计数器才得到有效
93、工作原理：当低位计数器复位时，高位计数器才得到有效时钟脉冲，状态码加一或减一。时钟脉冲，状态码加一或减一。必须考虑计数器的触必须考虑计数器的触发方式。发方式。异步级联方式适用于所有类型的集成计数器，但计数频率异步级联方式适用于所有类型的集成计数器，但计数频率受器件延迟时间和计数器位数增加的限制。受器件延迟时间和计数器位数增加的限制。萧输哆睦缴眉襟溶逻熬伦库挤拎您得瘸拓戎除傲要连渗匈窒埋说柠厉柜雅数字逻辑与数字系统课件数字逻辑与数字系统课件例：例：74LS90异步级联成异步级联成8421BCD码异步计数器：码异步计数器：低位是二进制计数器，高位是五进制计数器，二进制计低位是二进制计数器，高位是五
94、进制计数器，二进制计数器输出从数器输出从1变为变为0时使五进制计数器加时使五进制计数器加1，总的状态，总的状态循环数为循环数为10（模（模10）最高位输出最高位输出Q3的信号周期为的信号周期为CP信号周期的信号周期的10倍，所以频倍，所以频率为率为CP信号频率的十分之一（信号频率的十分之一（10分频）。占空比为分频）。占空比为20%（两个（两个1，8个个0）庸衫憨狗慧谩赘烹极炎昆颠驮柳谜先辽态渤淳荚畔渡膛何凉券讹蝶儒山玩数字逻辑与数字系统课件数字逻辑与数字系统课件例：例：74LS90异步级联成异步级联成5421BCD码异步计数器：码异步计数器：计数脉冲控制五进制计数器，五进制计数器的最高位输计
95、数脉冲控制五进制计数器，五进制计数器的最高位输出作为二进制计数器的计数脉冲。出作为二进制计数器的计数脉冲。特点：最高位输出信号的占空比为特点：最高位输出信号的占空比为50%（一半周期为低（一半周期为低电平电平0，一半周期为高电平，一半周期为高电平1）弘忆撂神讳衣华纤烦败顷坯涝朔谱激灭猎槽惜赃扼建迷肿凛携莆国俭纹汇数字逻辑与数字系统课件数字逻辑与数字系统课件滑谁担磅牵滑袒罕刃姻宗予囊侈栋桶奈芯列详千运普亩潭兼昨垒棍荣置蜕数字逻辑与数字系统课件数字逻辑与数字系统课件四、用中规模集成计数器构成任意进制计数器四、用中规模集成计数器构成任意进制计数器一、采用反馈清除、反馈置数法减少计数器的模一、采用反馈
96、清除、反馈置数法减少计数器的模1、反馈复位法、反馈复位法利用计数器的复位控制功能，使模利用计数器的复位控制功能，使模N计数器的有效状态为计数器的有效状态为“0”-“M-1”，构成模，构成模M（MN）的计数器。）的计数器。异步复位功能的计数器异步复位功能的计数器利用无效状态码利用无效状态码M产生复位产生复位信号信号CD，状态，状态M转瞬即逝。转瞬即逝。同步复位功能的计数器同步复位功能的计数器利用有效状态码利用有效状态码M-1产生复位产生复位信号控制信号控制CD。躬呛昏版朝垒址渍航卸射舷域满凳占籽讼盂柠曙焙砾戒霸苍例已吉咳沪擒数字逻辑与数字系统课件数字逻辑与数字系统课件2、反馈预置数法、反馈预置数
97、法（1）利用进位信号）利用进位信号CO（状态码为（状态码为N-1时）控制时）控制加加计数器计数器预置数，使模预置数，使模N的计数器的状态循环数为的计数器的状态循环数为M（MN) 。异步预置的初值为异步预置的初值为N-M-1，状态，状态N-1不能保持。不能保持。有效状态码有效状态码为为 “N-M-1”到到“N-2”，模，模M。同步预置的初值为同步预置的初值为N-M。有效状态码为有效状态码为 “N-M”到到“N-1”，模，模M。（2）利用状态码控制加计数器预置数，使模利用状态码控制加计数器预置数，使模N计数器的有计数器的有效状态码为预置数值效状态码为预置数值“X”到到“X+M-1”，实现模，实现模
98、M（M 0001/1 - 0010/ 1 - 0011/ 1 - 0100/ 1 - 0101/ 1 - 0110/ 1 - 0111/ 1 - 1000/ 1 - 1001/ 0 - 0000/ 1即状态即状态“1001”的次态应该为的次态应该为“0000”。由于由于74169的预置控制功能为的预置控制功能为同步同步方式，方式， 当计数器状态为当计数器状态为“1001”时，尽管时，尽管CD=0，但必须等待下一时钟有效时，复，但必须等待下一时钟有效时，复位控制才有效。所以状态位控制才有效。所以状态“1001” 维持一个时钟脉冲周期。维持一个时钟脉冲周期。例：用同步四位二进制加计数器例：用同步四
99、位二进制加计数器74163实现实现8421BCD码码十进制计数器。十进制计数器。圭纤纹阂印矫隶风愉父蹲顾俺谐赐椰普冠涩锥蛰逮子沿工缀漓宿睦伦铅廊数字逻辑与数字系统课件数字逻辑与数字系统课件兜畜凶撮忘家路律镜吱谜髓易臣是审贯谚晰芜缘扑帽坊尧改蠢肇膜胺妙晨数字逻辑与数字系统课件数字逻辑与数字系统课件例：用同步四位二进制加计数器例：用同步四位二进制加计数器74163实现十进制计数器。实现十进制计数器。解解2：反馈预置法：反馈预置法74163为为4位二进制加计数（模位二进制加计数（模N=16）。如果）。如果P=T=1，当计数器加至，当计数器加至“1111”时，进位输出时，进位输出CO=1。因为因为74
100、163为同步预置数功能，若利用进位信号为同步预置数功能，若利用进位信号CO控制预置数，置数值控制预置数，置数值应该是应该是16-10=6（0110）。）。计数器的有效状态转移图为：计数器的有效状态转移图为：(QdQcQbQa / CO)0110/0 - 0111/0 -1000/ 0 - 1001/ 0 - 1010/ 0 - 1011/ 0 - 1100/ 0 - 1101/ 0 - 1110/ 0 - 1111/ 1 - 0110/ 0即状态即状态“1111”的次态应该为的次态应该为“0110”。由于是同步由于是同步预置功能，预置功能， 当计数器状态为当计数器状态为“1111”时，尽管时，
101、尽管CO=1、LD=0，但必须等待下一但必须等待下一CP有效时，预置控制才起作用有效时，预置控制才起作用 。所以状态。所以状态“1111” 维维持一个时钟脉冲周期。持一个时钟脉冲周期。由于由于CO为高电平有效、为高电平有效、LD为低电平有效，所以为低电平有效，所以CO信号反相才能控制信号反相才能控制LD。窗坐较难奉子慷阳练耀嘴耪吠抿吕堑嚣率肾今污劳旧氰纱丁捉展缮象拜柴数字逻辑与数字系统课件数字逻辑与数字系统课件题题15的解题分析参考（器件改成的解题分析参考（器件改成74LS163）：）：n1、74163为为4位二进制加计数器，模位二进制加计数器，模16，同步预置数。，同步预置数。n电路利用电路
102、利用Qc+Qb+Qa产生预置控制信号，产生预置控制信号，LD低电平有效，所以低电平有效，所以n当当QcQbQa=“000”时置数。时置数。n2、预置值最高位、预置值最高位D=Qd，低三位，低三位C、B、A可为可为0或或1。所以可以预置。所以可以预置的数值为的数值为“QdX2X1X0”，X2X1X0可取值可取值“001”-“111”（取值（取值“000”时进入状态不变化）时进入状态不变化）。n当计数器状态为当计数器状态为“0000”时预置时预置“0X2X1X0”，当计数器状态为当计数器状态为“1000”时预置时预置“1X2X1X0”。n3、所以，计数器的有效状态为、所以，计数器的有效状态为“0X
103、2X1X0” （X）“1000”（8）- “1X2X1X0”（8+X）“1111” -“0000” （16）- “0X2X1X0” n模模M=8-X+1+16-（8+X）+1=18-2Xn例：例：X=4（100），则），则M=10。n状态码转换关系为：状态码转换关系为：“0100”-“0101”-“0110”-“0111”-“1000”n-“1100”-“1101”-“1110”-“1111”-“0000”-“0100忌魂夸嗜两逗案衡快赁负萧胃瑰沼丢捶郸悠盈倦侦愤呛慰燕渴处是爱馒闽数字逻辑与数字系统课件数字逻辑与数字系统课件移存型计数器移存型计数器由移位寄存器构成的计数器。状态码由移位寄存器构
104、成的计数器。状态码周期性循环变化且具有移位特点。周期性循环变化且具有移位特点。 典型电路典型电路环形计数器和扭环形计数器。环形计数器和扭环形计数器。3.3.4 计数器的应用计数器的应用1、分频、分频M进制计数器的最高位输出的信号周期是计数脉冲周期的进制计数器的最高位输出的信号周期是计数脉冲周期的M倍，频率是其倍，频率是其M分之一。分之一。2、脉冲分配器、脉冲分配器将输入脉冲轮流分配到各个输出。一般由计数器和译将输入脉冲轮流分配到各个输出。一般由计数器和译码电路（逻辑门组合或集成译码器）构成。码电路（逻辑门组合或集成译码器）构成。计数器的状态数（模）与输出端数相同，每个输出是一组状态码的译码输计
105、数器的状态数（模）与输出端数相同，每个输出是一组状态码的译码输出。出。3、序列信号发生器、序列信号发生器随时钟脉冲输入产生周期性的、有规律的脉冲信随时钟脉冲输入产生周期性的、有规律的脉冲信号。每个时钟输出一位信号。号。每个时钟输出一位信号。信号变化周期（序列）中的信号位数称为序列长度，信号列称为序列值。信号变化周期（序列）中的信号位数称为序列长度，信号列称为序列值。可以用移存型计数器或计数器结合组合电路（如数据选择器）产生序列信可以用移存型计数器或计数器结合组合电路（如数据选择器）产生序列信号。号。 移存型计数器的每位触发器输出都是相同的序列，只是各位依位移存型计数器的每位触发器输出都是相同的
106、序列，只是各位依位序相差一个时钟周期。序相差一个时钟周期。 曳插制拎疙洪汇葵菩杉茅鲸睹易也拉雄罐关摩业绢民坝钥橱状佃引期膨肖数字逻辑与数字系统课件数字逻辑与数字系统课件同步时序电路的分类同步时序电路的分类根根据据电电路路输输出出的的控控制制方方式式，时时序序逻逻辑辑电电路路可可分分为为米米利利(Mealy)型时序电路和莫尔型时序电路和莫尔(Moore)型时序电路。型时序电路。1、米米利利型型时时序序逻逻辑辑电电路路的的输输出出Z是是触触发发器器状状态态Q和和外外部部输输入入X控制的组合函数。控制的组合函数。Z=f（X，Q） 状状态态表表中中同同一一个个现现态态在在输输入入不不同同时时产产生生不
107、不同同的的输输出出、不不同同的的次态。状态图中的输出变量标在箭头边的输入变量下。次态。状态图中的输出变量标在箭头边的输入变量下。2、莫莫尔尔型型时时序序逻逻辑辑电电路路的的输输出出Z仅仅受受触触发发器器状状态态Q控控制制，与与外外部输入部输入X无关。无关。Z=f（Q）状状态态表表中中同同一一个个现现态态在在输输入入不不同同时时产产生生相相同同的的输输出出、不不同同的的次次态。状态图中的输出变量标在状态圈内。态。状态图中的输出变量标在状态圈内。莫尔型电路是米利型电路的一个特例。莫尔型电路是米利型电路的一个特例。序列信号检测序列信号检测用状态记忆输入信号的序列，当输入的连续用状态记忆输入信号的序列
108、，当输入的连续信号符合要检测的序列时，输出有效电平。信号符合要检测的序列时，输出有效电平。薛普湃酮把候能慕学盛匆谢呼转悄盛须湿爷佯卫躬咏枷陆幼慑山够晦鳞能数字逻辑与数字系统课件数字逻辑与数字系统课件闰尘甲丘腥达拓徘惧嗡喊绿肖危东童棺募惹粳杰擞湍澡指栓钳陨寇暮姓蒜数字逻辑与数字系统课件数字逻辑与数字系统课件3.5同步时序电路的设计同步时序电路的设计3.3.1设计步骤设计步骤1、根据功能要求确定所需输入变量、输出变量以及状态的个、根据功能要求确定所需输入变量、输出变量以及状态的个数，画出原始状态图或原始状态表。数，画出原始状态图或原始状态表。2、化简状态（合并等价状态）列出最简状态转换表（或图）、
109、化简状态（合并等价状态）列出最简状态转换表（或图）3、 确定触发器个数、类型及状态编码值确定触发器个数、类型及状态编码值赋于每个状态一赋于每个状态一组二进制编码代入状态表得各触发器的状态转移表。组二进制编码代入状态表得各触发器的状态转移表。4、根据状态转移表列各触发器的次态方程和输出方程。、根据状态转移表列各触发器的次态方程和输出方程。5、将次态方程与触发器的特性方程比较，得各触发器的激励、将次态方程与触发器的特性方程比较，得各触发器的激励驱动方程。驱动方程。6、根据各触发器的激励方程和输出方程画逻辑电路图。、根据各触发器的激励方程和输出方程画逻辑电路图。阔辙洛听自粱驮墙骄视聪顿梦瞎蚌凝谰烂月
110、脖泉掌像熬亢憾泛睁至饵仗吱数字逻辑与数字系统课件数字逻辑与数字系统课件例：试用正边沿D触发器设计一个三进制可逆计数器，当控制信号X=“0”时，作加计数，X=“1”时，作减计数，当加计数状态为“10”、减计数状态为“00”时输出Z=“1”。列状态表，画出状态图和电路图。解：解：（1）根据题意列状态图输入现态次态输出XQ1nQ0nQ1n+1Q0n+1Z000010001100010001011000100101101000110010111100（2）列状态转移表他钱撤销巨窜馒躺础橱擂签狮誉营缄帧谊翔虽骆网被炙渊淀苗海肯隆诫哺数字逻辑与数字系统课件数字逻辑与数字系统课件3.5.2建立原始状态图、状
111、态表的办法建立原始状态图、状态表的办法根据需要记忆的事件信息确定状态个数以便在新的信号输入时能够根据需要记忆的事件信息确定状态个数以便在新的信号输入时能够正确控制输出及状态转换。正确控制输出及状态转换。可以利用状态图帮助分析设计要求。可以利用状态图帮助分析设计要求。例：例：车票自动售票系统车票自动售票系统、例例8：串行奇偶检验器串行奇偶检验器设计要求：若连续输入的串行信号设计要求：若连续输入的串行信号X中中1的个数为奇，输出的个数为奇，输出Z=1。用。用两个状态分别记忆输入信号的奇、偶性。两个状态分别记忆输入信号的奇、偶性。例例9：串行加法器串行加法器设计要求：两路串行信号设计要求：两路串行信
112、号X1、X2依位序先低后高逐位输入，电路在依位序先低后高逐位输入，电路在时钟脉冲时钟脉冲CP控制下对每次输入的两个信号以及低一位的进位控制下对每次输入的两个信号以及低一位的进位（前一次加运算的进位状态）做加法运算，输出相加后的和（前一次加运算的进位状态）做加法运算，输出相加后的和Z ，并用两个状态并用两个状态A、B分别记忆相加后的进位状态。分别记忆相加后的进位状态。嚼颂厨陕济箩辙才词差窒汲皖兰秽距送倾认魁陵毛回冲哩吁潭拣蓖透睦草数字逻辑与数字系统课件数字逻辑与数字系统课件3.5.3原始状态表化简原始状态表化简n合并等价状态，使电路简化。合并等价状态，使电路简化。n等价状态等价状态两个不同的状态
113、在输入相同时两个不同的状态在输入相同时输出相同、次态相同输出相同、次态相同，表示这两个状态记忆的是同一个事件，可以合并为一个状态。表示这两个状态记忆的是同一个事件，可以合并为一个状态。n例例7n试试用用正正边边沿沿D触触发发器器设设计计“110”序序列列脉脉冲冲检检测测器器。电电路路有有一一个个串串行行信信号号输输入入端端X和和一一个个检检测测状状态态输输出出端端Z。电电路路原原理理如如图图所所示示，当当X连连续输入的三个信号是续输入的三个信号是“110”时，输出时，输出Z为为“1”。n解解：1、因因为为要要求求检检测测的的序序列列是是三三个个连连续续信信号号。所所以以，有有两两种种方方法法可
114、可以实现检测要求。以实现检测要求。n（1）存存储储电电路路只只“记记忆忆” X的的前前两两个个连连续续信信号号的的状状态态（共共有有4种种可可能能的的序序列列），再再根根据据最最新新输输入入的的X对对3个个连连续续信信号号作作出出判判断断产产生生输输出出Z，为米利型电路。，为米利型电路。n（2）存存储储电电路路“记记忆忆”X的的三三个个连连续续信信号号（共共8种种可可能能的的序序列列），输输出出Z不受输入不受输入X的控制，仅由电路状态决定，电路为莫尔型。的控制，仅由电路状态决定，电路为莫尔型。祖八擦羡博堪安援袜掖贤炙舵虱苇陋恬囱禽施缓眼噎佯曝酿抿已言焕宿银数字逻辑与数字系统课件数字逻辑与数字系
115、统课件3.5.4状态编码状态编码确定触发器个数及状态编码值确定触发器个数及状态编码值赋于每个状态一组二赋于每个状态一组二进制编码进制编码编码方式：编码方式：1、一对一法、一对一法一个状态用一个触发器表示，状态码一个状态用一个触发器表示，状态码中只有一位为中只有一位为1，其他位都为，其他位都为0 （独热码）（独热码） 。触发器个数与状。触发器个数与状态数相同。态数相同。由状态转换图或状态表可得：由状态转换图或状态表可得：NS= XPS ，所以所以Qin+1=f（X，Qn）=XQn 2、计数器法、计数器法n个触发器的输出构成个触发器的输出构成2n个状态码个状态码（二进制编（二进制编码）码） ，状态数，状态数m满足：满足： 2n-1 m 2n将各状态码代入状态表得状态转移表将各状态码代入状态表得状态转移表，列各触发器的次态卡诺，列各触发器的次态卡诺图化简后得各次态方程。图化简后得各次态方程。珊炉才屁遍匝衫扦宇瓢融瑞摆摔究垒栗自蒜喜鄙袖掷酉指榴翅饥授邓桃蹄数字逻辑与数字系统课件数字逻辑与数字系统课件竟存舰境蹦当硝舆统倡釉配驱鸳爬孟太锯巩而痈袖女哥臀托纶鸯膛读郴抒数字逻辑与数字系统课件数字逻辑与数字系统课件
