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1、内存产品设计流程必须采用高速数字电路设计原理必须采用高速数字电路设计原理定义：数字电路的工作频率在达到45MHZ50MHZ时，并且此工作频率的电路分量占整个电子系统一定的份量，我们称这样的电路为高速电路 如我们的各种内存产品中的时钟频率和数据频率都达到了如下的级别： 影响高速信号的几个原因：影响高速信号的几个原因：（1）产生传输线效应，包括特征电阻等电气特性，信号以电磁场的形式在信号层面和参考层面之间传播。（2）寄生了电容和电感效应，并孳生了其他如电磁干扰(EMI)等不良影响. （3） 过近的传输线间容易产生容性串绕，电流通过一根信号线耦合到另一根信号线上，影响信号的正常工作。（4）传输线中的
2、特征电阻，电容，电感等效应会增加信号的传输时延和减缓信号的上升延。传输线的线长线宽都对信号传输产生影响。（5）信号回流必须通过参考平面进行回流，否则电磁干扰将使线路无法正常工作。此外，传输线效应还包括反射信号，过冲和下冲等其他影响，不可能用传统低频的线路设计方法来进行设计，否则设计的PCB将无法工作。高速电路设计技术已经成为解决高频状态下控制信号完整性的唯一途径。 高速电路设计需要解决高速电路设计需要解决:信号完整性问题.包括时延,反射,串绕,振铃等电源完整性问题.EMC/EMI问题.在高频状态下:传输线可以表征为上图所示的电阻,电容,电感和电导链.JEDEC提供的规范DIMM信号类别.(数据
3、,地址信号,命令信号,1/2bank?)符合对应Row Card的器件封装,尺寸,频率等参数,如DRAM,PLL,REG,AMB等.原理图(信号连接关系)DIMM外观尺寸.各种信号的拓扑结构,线长容限,以及端接的阻容器件.规定阻抗控制(60 Ohm+/-10%)参考叠层.VDDSPD,Vref,VDDQ等电源线以及电源/地层的去藕电容参考容值.高速电路设计流程高速电路设计流程specsolutionDesign entryPCB layoutSignal testYNOK completeTraditional design flowspecsolutionDesign entryPCB la
4、youtSignal testYNOK completeOKNPre-simPost-simHigh-speed design flow业界较先进的业界较先进的PCB设计软件设计软件Cadence包括原理图、PCB版图，信号完整性及电源仿真等多种工具的专业PCB设计软件。原理图使用Concept HDL，板图级的设计使用AllegroDRAM芯片:数据存储单元.是内存条上的最重要的器件，决定DIMM的容量及带宽。主要芯片厂家有 等.EEPROM芯片:存储内存的主要性能参数，包括工作频率，内存容量等，开机时，自检程序根据SPD中的参数设置BIOS中内存相关参数.阻容器件:电阻及排阻主要用于消除信
5、号反射, 对传输线做源端或终端匹配.电容主要用于旁路,滤波,去藕以及匹配等作用.对于服务器内存,还会用到控制时钟同步的PLL芯片及数据寄存作用的Register芯片.以及用于Fully Buffered DIMM上的AMB(Advanced Memory Buffer)芯片.内存设计涉及的器件及作用内存设计涉及的器件及作用1.原理图设计原理图设计SPECSPEC原理图要求原理图要求: :1. 确定器件封装2. 确定器件间连接关系2.PCB板图设计叠层结构对阻抗的控制带状传输线：信号线夹于两层参考平面之间。这样的结构有利于减少外接的电磁干扰，可以得到较好的的信号 。对于比较重要的时钟信号，多层布
6、线中可以优先考虑使用内层布线微带传输线：信号的表层布线，仅有一层参考层，外界对线路信号的传输影响比带状线要差，但这样的设计使得布线相对简单且接触信号线更为容易。SSHWWWFR4Ground Plane布线阻抗要求：布线阻抗要求：JEDEC对信号线阻抗有明确的要求(DDRII 为例）：特征阻抗:60 Ohm /10%信号线最小间距: 4mil差分线间距：4mil影响PCB特征阻抗的几个重要参数为:线宽,介质厚度,介电常数,铜厚等对于已给定的FR-4PCB介质,我们主要关注的的是如何调整参考平面的叠层及电源/地平面的分布来保证布线阻抗的连续.Cadence中对叠层阻抗控制的设计工具：中对叠层阻抗
7、控制的设计工具：内存PCB的阻抗控制：60欧+/- 10虽然内存设计中对于PCB叠层阻抗控制通常交由PCB厂商解决，对于设计人员合理安排叠层，同样需要控制布线阻抗连续性以及进行信号完整性仿真等方面都有重要的意义。JEDEC提供的几种提供的几种PCB叠层结构叠层结构布线约束：布线约束：方便地设置线间的距离约束，以便手动布线时使线宽和线距自动地避让，以达到要求的距离。时钟线的布线数据线的布线减少弯曲，消除阻抗不连续点减少过孔的使用保持差分线的平行及等距布线技巧：布线技巧：设定线长规则及时发现线长错误及时发现线长错误及时发现线长不满足规则的情况，防止因设计失误产生的信号的时序错误Allegro Co
8、nstraint ManagerAllegro Constraint Manager走内层降低电磁干扰 在保证阻抗情况下以最小间距并行减小共模干扰调整走线长度满足时序电容：电容：1.旁路电容为参考不同电源层的信号提供完整的回流路径。2.去耦电容增加电源和地的交流耦合，减小交流信号对电源的影响；消除电源电压抖动，稳定参考电压。在PCB上均匀分布旁路电容和去耦电容。3.负载电容用于平衡负载端的结构，优化信号质量4.滤波电容滤除ODT,CS等低频信号上的高频噪声根据JEDEC 规范，在CS相应信号线上会加上负载电容和滤波电容电容电容 ( (续）续）4.端接电阻的设置端接电阻的设置端接电阻可以避免信号
9、反射叠加而导致的失真。当传输线特征阻抗与负载阻抗匹配时, 电流在终端可被全部吸收而没有无反射信号的产生 。数据线和地址线的端接电阻加入仿真流程后的PCB设计信号完整性（Signal Integrity）仿真：Cadence仿真软件可把连续的几段由无源元件(如电阻,电容或电感)连接的net 识别为一段特殊的Xnet。通过Xnet可以仿真一段连接驱动源和接收端的信号波形，以判别信号在传输过程种是否产生失真。准备好进行SI仿真的PCB板图调整PCB叠层以满足阻抗要求转换IBIS模型并加载到芯片上用Probe提取仿真信号线提取信号的拓扑结构创建阻容器件模型设置仿真参数生成报告并检查模型和叠层是否正确对比相应公板的信号波形仿真结果分析反馈回设计端结束仿真流程：调整叠层以满足60 Ohm阻抗要求设定电源和参考电压仿真前参数调整仿真前参数调整模型加载转换IBIS模型(DRAM,Register,PLL北桥芯片）创建Espice模型(电阻，电容和电感等分立器件）加载主板和DIMM的PCB文件设定仿真参数提取拓扑结构进行仿真提取的拓扑图包括：信号线连接方式，线长，拓扑结构，节点模型等信息waveform通过设计后仿真：可以提前预知信号的质量好坏。可以仿真不同阻容器件对信号的影响。及时反馈设计端的错误。根据结果，调整走线方式，优化设计。对比实测波形，积累测试经验。谢谢！
