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1、第20章 集成组合逻辑电路 20.1 组合逻辑电路输入输出特点 20.1.1 组合逻辑电路的特点 在任何时刻电路的输出状态只决定于该时刻电路输入状态的组合，而与电路原来的状态无关。 20.1.2 组合逻辑电路的结构 ：组合逻辑电路A1A2AnL1L2Lm2021/8/141： 其输入和输出逻辑关系可以用下面一组函数表示： 可以是多输入多输出，也可以是多输入单输出电路。 20.1.3 组合逻辑电路的功能描述方法：组合逻辑电路A1A2AnL1L2Lm2021/8/142分析一个组合逻辑电路的一般流程： 可以用逻辑电路图、逻辑函数式、真值表等描述功能。20.2 组合逻辑电路的分析逻辑电路图逻 辑 表
2、达式化 简 或变换逻 辑 真值表逻 辑 功能说明2021/8/143例201 试分析图示电路的逻辑功能L3L2L1&AC74LS0074LS10&LB解：由电路写出逻辑函数表达式为：2021/8/144列出真值表为 输 入输出ABCL00000010010001111000101111011111分析逻辑功能：从表可见，当有二个或以上输入为1时，输出为1。所以是一个多数表决电路。2021/8/14520.3 组合逻辑电路的设计方法和步骤 组合逻辑电路的设计流程如下：逻辑命题列真值表化 简和 变换写 逻辑 函数式画 逻辑 电路图例202 为燃油蒸汽锅炉设计一个过热报警装置。用三个数字传感器分别监
3、视燃油喷嘴的开关状态、锅炉中的水温和压力是否超标。当喷嘴打开并且压力或水温过高时，都应发出报警信号。2021/8/146解：确定输入变量，由题意得，喷嘴开关、锅炉水温和压力为输入变量，并用A，B，C表示，A=1为喷嘴打开，A=0为关闭；B和C为1时，表示水温和压力过高，为0时水温和压力正常。报警信号L=1为报警，0为正常。，据此列出真值表如下： 2021/8/147 输 入输出ABC L00000010010001101000101111011111由真值表写出逻辑函数： 化简后有式子 用与非门实现时变换式子为与非与非表达式： 2021/8/148画出电路图如下：&AC74LS00&LB202
4、1/8/14920.4 常用组合逻辑电路（I） 20.4.1 编码器和译码器 1.编码器 用一组二进制代码代表一个特定对象，称二进制编码。具有编码功能的电路就是编码器。按其功能分：有二进制编码器，优先编码器，8421BCD编码器等。1）基本编码器功能描述2021/8/1410 功能如图所示，一个对象对应于一组三位二进制码输出，完全是一一对应的关 系 ， 如 输 入 为 I0时 ， 输 出 三 位 码A0A1A2为000；输入为I5时，对应三位码为101；以此类推。I0I1I2 A0I3 A1I4 A2I5I6I7输入为八个待编码的对象三位二进制码输出2021/8/1411 上述为二进制编码器（
5、8/3编码器），还有二十进制编码器（BCD码编码器，优先编码器等。优先编码器允许同时有二个或二个以上的输入，但只对其中优先权最高的一个输入实现编码，哪一个优先权高，由设计时事先人为规定，这种编码器有广泛的应用。2.译码器 译码器是编码器的对偶电路，它是将二进制代码表示的特定对象还原出来。如前的8/3编码器，变成译码器时就是3/8译码器了。2021/8/1412 74LS138是最常用的集成译码器之一（3/8译码器），它的逻辑符号图如下：1）基本译码器的功能描述 A2A1A0是三位代码输入端， 是8个输出端。有三个控制端，译码器工作时为 2021/8/1413否则译码器被禁止状态， 输出端有一个
6、非号表示输出低电平有效，即：输入A2A1A0为时110时，译码器出 其它输出高电平。 要了解一个型号译码器的工作控制情况，最好能查明该型号译码器的引脚图和真值表。 74LS138的真值表如下页表所示；（符号有些不同，其它相同）。2021/8/1414 输 入输 出0 111111111 11111111100 0 001111111100 0 110111111100 1 011011111100 1 111101111101 0 011110111101 0 111111011101 1 011111101101 1 1111111103/8译码器真值表2021/8/1415 74LS138
7、有三个控制端，利用它可以方 便 地 实 现 功 能 扩 展 ， 如 将 两 片74LS138扩展成4/16线译码器。连接方法见图。2）译码器的扩展分时制工作方式实现的4/16线译码2021/8/1416 由于二进制译码器的一个输出就是一个最小项，而任何函数都可以写成最小项之和式，因此可以用二进制译码器构成函数输出。3）译码器的应用（1）地址译码器 二进制译码器作地址译码器用，作为EPROM，RAM中的地址控制。或片选信号控制。（2）实现组合逻辑函数2021/8/1417（3）可以用作数据分配器。 有共阳极和共阴极两种，分别适用低电平输出有效和高电平输出有效的七段译码器输出驱动。20.4.2 B
8、CD-七段显示译码器和显示器 BCD码是二-十进制代码，通常需要将二-十进制BCD码翻译成十进制数，并按十进制数的形式显示出来。1.七段半导体数码管的结构2021/8/1418公共电极公共电极abcdefgh共阳极共阴极“1”aR公共极接地“0”aR公共极接VCC=5VLED发光二极管显示器2021/8/14192.BCD七段译码器 型号为74LS47的BCD七段译码器符号如图所示：A0 A1 A2A3LTBI/RBORBIabcdefg公共电极公共电极abcdefgh2021/8/142020.4.3 多路选择器和多路分配器1.多路选择器 在数字信号的传输过程中，有时需要从一组输入数据中选出
9、某一个数据，或在多路数据采集系统中，选出某一路数据。能实现这一功能的电路就是多路数据选译器（MUX）。2021/8/1421 图示是74LS253（74HC253）双四选一多路选择器符号图。选择原理见内部电路和表达式2021/8/1422多路选择器应用1）数据的并/串行转换；2）做脉冲序列发生器；3）实现各种组合逻辑函数；2.多路分配器 将一路串行输入数据在选择地址的控制下分配到相应的通道上去的逻辑电路。在某种意义上，是将串行输入信号转换成并行输出。2021/8/1423串串图中是串行数据， 分配地址，是四个输出通道。实际上左图是一个具有使能控制端的2/4译码器。内部电路2021/8/1424
10、例203 试分析图示电路的逻辑功能。YYD0D1D2D3D4D5D6D711011001000111解：这是一个多路数据选择器，当A2A1A0依次从000111输入时，输出端L得到一2021/8/1425行数据110110011101100111011001例204 试用MUX实现逻辑函数将原函数写成最小项之和式，则有令CBA=A2A1A0，Y=L后，与8选一的MUX式子相比较后，得出画出电路图为2021/8/1426例205 试用译码器实现多输出函数YYD0D1D2D3D4D5D6D72021/8/1427解：将函数写成最小项形式，再与3/8译码器的输出式子对照，就可得出结果。用74LS13
11、8实现的电路图2021/8/1428&2021/8/142920.5 常用组合逻辑电路(II)20.5.1 加法器 二进制的加、减、乘、除运算都可以通过若干的加法运算来实现。 1.半加器半加器 仅由两数据相应位相加，不计进位的加法。若相应位为 ，相加后产生半加和及向高位进位2021/8/14301011010101100000进位半加和加数被加数输 出输 入真值表为iiiBAC =输出函数式为iiiiiBABAS+=电路符号2021/8/1431 2.全加器 能实现二个加数的对应位和相邻低位的进位一起相加的加法电路。为二数的相应位和低位进位，为全加后的和以及向高位的进位，则令有框图：全加器20
12、21/8/14320110011111100111010101001101100101000000结果输出全加器输入全加器真值表全加器电路符号2021/8/1433 3.串行加法器用n个全加器级连起来，就可实现一个n位的二进制串行加法器。右图是74LS283四位二进制串行加法器电路符号S0S1S2S3COA0A1A2A3B0B1B2B3CI2021/8/1434 4.超前进位加法器超前进位加法器各级的进位信号，只由加数和被加数决定，与低位的进位信号无关，这就有效地提高加法运算速度。 5. 加法器的应用1）构成减法运算、乘法运算和除法运算等。2）实现逻辑设计和代码转换20.5.2 数值比较器以四
13、位数值比较器为例加以说明2021/8/1435四位数值比较器电路符号比较的原则是：高位优先的原则，高位大肯定大，高位小肯定小，高位相等时才比较下一位，依次比较。更多位的比较时，应通过四位比较器实现扩展，如二个四位比较后实现一个八位比较。2021/8/143620.5.3存储器 半导体存储器是一种大量存放二进制信息的大规模集成电路。有只读存储器（ROM)和随机存取存储器（RAM)两种。1.随机存取存储器RAM它能随时存入数据和读出其中的信息。主要靠电路内部的存储单元，其存储单元有静态存储单元（SRAM)和动态存储单元(DRAM)两种。2021/8/1437RAM的电路结构如图所示。主要由存储矩阵
14、、地址译码器和读/写控制电路三部分组成。存储矩阵由大量的存储单元组成，它按字(Word)和位（Bit)方式构成矩阵，一个存储单元存放着一位二进制信息。一个字中包含的存储单元数称为字长。2021/8/1438 RAM的存储容量=字数字长，有64K、512K等。RAM中的数据按字节（一字节=8位）进行读/写操作。 RAM的存储单元是一种触发器电路，所以，电路一旦断电，信息全无，恢复供电后，原信息也不能还原。地址译码器对地址码进行译码，以便选中地址对应的存储单元，对该单元的信息进行读出或是写入新信息操作。n根地址线就有2n个字。2021/8/14392.只读存储器ROM ROM中的数据预先写入，然后
15、只供读出操作。所以，其中的信息可以长期保存，断电后数据也不会丢失。 按ROM中数据的写入方式可分：掩膜ROM、PROM、EPROM、E2PROM几种。 EPROM是紫外线擦除，改写其中的信息；E2PROM是电可擦除改写内容。 ROM中存放数据的单元，不是触发器，而是一种组合电路。2021/8/144020.5.4可编程逻辑阵列PLA可编程逻辑阵列中的“与阵列”和“或阵列”都是可编程的。PLA中，其与阵列（译码电路）的编程结果，可能是最小项，可能是与项，则当输入变量为n时，PLA中的输出与项（字线译码器输出）小于2n个。PLA的与阵产生一个个的与项，经或阵后输出一个个的与或表达式，如编程后的电路
16、图所示。2021/8/1441三个输出逻辑式为2021/8/1442例20-6 试设计一个将8421BCD码转为余三码的逻辑电路。 解：余三码L3L2L1L0与8421BCD码A3A2A1A0总是相差0011。因此，将8421BCD码作为输入，余三码作为输出，输出逻辑表达式可写为：L3L2L1L0 =A3A2A1A0+0011由于输出与输入仅差一个常数，自然用加法器实现该设计最简单。2021/8/1443 用4位二进制加法器74LS283的一组输入端A3A0接8421BCD码，另一组输入端B3B0接二进制数0011，则输出S3S0即为余三码。画逻辑图如图所示。2021/8/14442021/8/1445部分资料从网络收集整理而来，供大家参考，感谢您的关注！
