《计算机原理与汇编存储系统》由会员分享，可在线阅读，更多相关《计算机原理与汇编存储系统（64页珍藏版）》请在金锄头文库上搜索。
1、第八章 存储系统第八章 存储系统第一节 半导体存储器芯片一、 静态 RAM 芯片(SRAM) 1、静态 MOS 存储单元电路举例 定义：T1导通、T2截止，存“0” T2导通、T1截止，存“1” 保持状态：字线 Z 低,T5、T6管截止 工作状态： 写“1”操作：字线 Z 加高电平，位线W加高电平，使T1截止、 T2导通（“1”状态） 写“0”操作：字线 Z 加高电平，位线 W 加低电平，使T2截止、 T1导通（“0”状态）T5T6VccWABT1T2WZT3T4读操作：字线 Z 加高电平若原存“1”: T2导通,电流从W线T6 T2读“1”线有电流若原存“0”: T1导通,电流从W线T5 T
2、1读“0”线有电流读结束: 字线 Z: 低电平 T5T6VccWABT1T2WZT3T42、SRAM 存储芯片举例存储芯片举例 （Intel 2114）（1）内部结构(1K*4位)A1A2A3 A4A5A6行行选选择择W WZ数数据据输输入入 数数据据输输出出列列I / OI / O输入输入列选择列选择6464=4096(1K4)I/O1I/O2I/O3I/O4A0 A1 A2 A9y0y15cswe每个位平面1024单元（64行*16列）2、SRAM 存储芯片举例存储芯片举例 （Intel 2114）（1）内部结构输入：片选CS、写命令WE均为低（电平），打开输入三态门，数据总线M。输出：片
3、选CS低、写命令WE为高（电平），打开输出三态门，M 数据总线。（2）引脚2、SRAM 存储芯片举例存储芯片举例 （Intel 2114）18 17 16 15 14 13 12 11 101 2 3 4 5 6 7 8 92114 （ 1K 4）A7 A5 A4 A3 A0 A1 A2 CS 地地VCC A7 A8 A9 I/O1 I/O2 I/O3 I/O4 WE2、SRAM 存储芯片举例存储芯片举例 （Intel 2114）（3）读 / 写时序读周期：送地址发片选CS经tC0（片选到数据输出延迟）则数据输出。tOHA tCO tOTDtAtCX tRC地址CSDout2、SRAM 存储芯
4、片举例存储芯片举例 （Intel 2114）（3）读 / 写时序写周期：送地址发CS、WE送数据。 tAW tW tWCtDH tDTW tWRtDW地址CSWEDoutDin1. 单管 MOS 动态存储单元电路定义： C有电荷，存“1” C无电荷，存“0”保持状态： 字线及位线均为低电平。WZCCT二、二、 动态动态 RAM 芯片（芯片（DRAM）工作状态： 写操作：字线加入高电平 写“1”：位线加高电平，经T对C充电（V1） 写“0”：位线加低电平，电容C经T放电（V0） 写结束：字线、位线加低电平。 读操作：先对位线W预充电，使其分布电容C充电至 Vm=（V1+ V0）/2 。字线加高电
5、平。 若原存“1”：C经T向位线W放电，使W电平上升 若原存“0”：则W经T向C充电，使W电平下降。 为破坏性读出，需立即重写。二、二、 动态动态 RAM 芯片（芯片（DRAM） (1) 内部结构128个读出放大器 128个读出放大器128个读出放大器 128个读出放大器 128 128存储器阵列 128 128存储器阵列 128 128存储器阵列 128 128存储器阵列1 2 列译码器 （0127）1 2 列译码器 （0127）1 2 行译码器 （0127）1 2 列译码器 （0127）1 2 行译码器 （0127）地址锁存器A7A6A5A4A3A2A1A014 I /O控制 数据输出 缓
6、冲器数据输出 缓冲器 行时钟 缓冲器 列时钟 缓冲器写许时钟 缓冲器RASCASWE DOUTDIN2. DRAM芯片举例芯片举例 Intel 2164 (64k*1位位)地址 8 位：A7 A0 （行列地址，分时复用）RAS 行选，CAS列选（低电平将A7 A0 作为行或列地址锁存）Din 数据输入，Dout数据输出，WE写使能引脚1（NC）：自动刷新端 (2) 引脚及功能 16脚封装16 15 14 13 12 11 10 91 2 3 4 5 6 7 8 2164 （ 64K 1）NC DIN WE RAS A0 A2 A1 VCC 地地 CAS DOUT A6 A3 A4 A5 A72
7、. DRAM芯片举例芯片举例 Intel 2164 (64k*1位位)（3）读/写时序（a）读周期：送行址，发行选（RAS=0） 发读令WE=1，送列址，发列选（CAS=0）2. DRAM芯片举例芯片举例 Intel 2164 (64k*1位位) 地址地址 RASCAS DOUTWEtRO tRACtCACtRPtRC行地址列地址（3）读/写时序（b）写周期：送行址，发行选（RAS=0） 发写令WE=0（准备写），送写入数据， 送列址，发列选（CAS=0）2. DRAM芯片举例芯片举例 Intel 2164 (64k*1位位) 地址地址 RASCASWEtRPtRCDOUTtDHtDS行地址列
8、地址 三三 、半导体只读存储器、半导体只读存储器1、掩模型只读存储器 MROM2、可编程（一次编程型）只读存储器 PROM3、可擦除可编程（可重编程）只读存储器EPROM 2716 EPROM；2K*8位4、电擦除可重写只读存储器EEPROM（E2PROM） （1）字擦除方式 （2）数据块擦除方式 快擦写型电可重写编程只读存储器 Flash EPROM第二节第二节 主存储器组织主存储器组织一、主存储器逻辑设计 1、位扩展p用1M*1位的存储芯片，组成1M*8位（1MB）的主存p 采用数据线相拼接，共用一个片选信号2、字数（编址空间）扩展 高位地址译码产生若干不同片选信号，按各芯片在存储空间分配
9、中所占的编址范围，分送给芯片。低位地址线直接送往各芯片,选片内某单元。第二节第二节 主存储器组织主存储器组织D0D7。A0A10。CSR/WR/WCSA0A10。用2K*1位的存储芯片，组成2k*8位的主存第二节第二节 主存储器组织主存储器组织用2K*4位的存储芯片，组成2k*8位的主存D0D7。A0A10。CSR/WR/WCSA0A10。第二节第二节 主存储器组织主存储器组织用16K*8位的存储芯片，组成64k*8位的主存D0D7。A0A0 A1.A13R/WCSD0 D1.D7R/WA0 A1.A13R/WCSD0 D1.D7A0 A1.A13R/WCSD0 D1.D716KX816KX8
10、16KX8A13CS0CS1CS3例:半导体存储器总容量4k*8位,其中固化区2KB,选用EPROM芯片2716(2K*8/片),工作区2KB,选用SRAM芯片2114(1K*4/片),地址总线A15 A0 ，双向数据总线D7 D0 (1)芯片选取与存储空间分配共需: 2716 : 1片, 2114: 4片存储空间分配:000007FF2K * 808000BFF1K*41K*40C000FFF1K*41K*4(2).地址分配与片选逻辑芯片容量 芯片地址 片选信号 片选逻辑 2K A10A0 CS0 A11 1K A9 A0 CS1 A11 A10 1K A9 A0 CS2 A11 A10 (
11、3).逻辑图：p376，图9-12D7-4D3-0R/W27162114211421142114CS0A11CS1A11A10A9-0A9-0A10-0A11 A10CS2A例子:某8位机器采用总线结构，地址总线为A15-A0，数据总线为D7-D0，控制总线只有R/W。主存分配为：前8KB为系统程序ROM区，地址为08K-1；中间有用户程序RAM区，地址为8K32K-1；最后2K为系统程序RAM区，地址为62K64K-1。现可选的存储器芯片有：8K*8的ROM片、8K*1的RAM片、2K*4的RAM片、8K*4的RAM片。片选信号CS低电平有效。回答下列问题：这个机器最多能配备多大容量的内存？
12、实际配备多大容量的内存？从最经济的观点为用户选片（事实上，位容量越大的芯片对应的位代价越低）写出各片的片选信号CS的逻辑式和总线的逻辑连接图答案：（1）64K，34K（2）8K*8的ROM片 1片 8K*4的RAM片 6片 2K*4的RAM片 2片3）写出各片的片选信号CS的逻辑式 芯片容量 芯片地址 片选信号 片选逻辑 8K ROM A12A0 CS0 A15 A14 A13 8K RAM A12A0 CS1 A15 A14 A13 8K RAM A12A0 CS2 A15 A14 A13 8K RAM A12A0 CS3 A15 A14 A13 2K RAM（最后） A10A0 CS4 A
13、15 A14 A13 A12 A11 8KROM地址：0000,0000,0000,0000 0001,1111,1111,11118KRAM地址: 0010,0000,0000,0000 0011,1111,1111,11118KRAM地址: 0100,0000,0000,0000 0101,1111,1111,11118KRAM地址: 0110,0000,0000,0000 0111,1111,1111,1111最后2KRAM地址: 1111,1000,0000,0000 1111,1111,1111,1111 D7-4D3-0R/WCS0A15A14 A13A12-0AROMA10-02
14、K*42K*4CS4A15A14A13A12A11A12-08K*48K*4CS3A15A13A14A12-08K*4 8K*4 CS2A15A13A14A12-08K*48K*4CS1A15A13A14二二. 动态存储器的刷新动态存储器的刷新每隔2ms周期对存储体中全部的存储电容充电,以补充所消失的电荷,维持原存信息不变,这个过程被称为“刷新”(按行刷新)。最大刷新周期:全部刷新一遍所允许的最大时间间隔。优点：读写操作不受刷新工作影响，系统存取速度比较快。缺点：集中刷新期间必须停止读写，形成一段死区。1.集中刷新方式在2ms最大刷新周期内,集中对每一行进行刷新。R/WR/WR/W刷新2MS刷
15、新二二. 动态存储器的刷新动态存储器的刷新2.分布刷新方式将存储周期分为两段,前段读/写/保持,后段刷新。优点： 没有长的死区缺点：存取速度降低，降低整机的速度。 刷新过于频繁R/W刷新R/W刷新存取周期二二. 动态存储器的刷新动态存储器的刷新优点：兼有前面两种的优点,对主存利用率和工作速度影响小。控制上稍复杂。3.异步刷新方式按芯片行数决定所需的刷新周期数,并分散安排在最大刷新周期2ms中。R/WR/WR/W刷新R/W刷新R/W15.6S15.6S二二. 动态存储器的刷新动态存储器的刷新三、主存储器与三、主存储器与CPU的连接的连接1.系统模式.最小系统模式:CPU输出地址线、数据线、R /
16、 W控制线直接送往芯片。CPU与主存间的信息交换方式： CPU通过MAR、MDR与主存交换信息。较大系统模式: CPU芯片的引脚通过数据收发缓冲器、地址锁存器、总线控制器与系统总线相连,再与存储器相连。专用存储总线模式：CPU与主存之间通过一组专用高速存储总线相连。2.速度匹配与时序控制 按CPU内部操作划分时钟周期,每个时钟周期完成一个CPU内部操作。同步控制方式:主存的一个存取周期包含若干个时钟周期。扩展的同步控制方式:允许延长总线周期(增加时钟周期数)异步控制方式:由异步应答信号确定。三、主存储器与三、主存储器与CPU的连接的连接3. 数据通路匹配总线的数据通路宽度: 数据总线一次能并行
17、传送的位数Intel 8088: 主存按字节编址,数据总线8位。总线周期占用4个CPU时钟周期,读 / 写8位Intel 8086: 一个总线周期存 / 取两个字节。送偶单元地址。数据总线低8位,传送偶单元数据。数据总线高8位,传送奇单元数据。三、主存储器与三、主存储器与CPU的连接的连接D7-4D3-0D7D0奇（高字节）地址存储体512K 8SEL A18A0D7D0偶（低字节）地址存储体512K 8SEL A18A0BHEA0A19A14. 有关主存的控制信号R / W , CS ( RAS、CAS）M / IO (存储器选择命令),MREQ (控制片选译码器的使能段 )MEMW (存储
18、器写)、MEMR (存储器读)MEMEX (存储器扩展)三、主存储器与三、主存储器与CPUCPU的连接的连接第三节第三节 存储系统组织存储系统组织一、 三级存储体系及其存取方式 1. 主存(内存):可以采用SRAM、DRAMp采取随机存取方式访问任一存储单元的读 / 写时间 相同,与地址无关。 p速度快:主存与CPU速度差一个数量级( a ) CPU与主存间设置Cache( b ) 采用多存储体交叉访问方式p容量大: 32位地址, 直接寻址空间: 4G2、 外存(后援存储器、辅存). 信息组织采取文件, 数据块结构。 按存取方式分为: 顺序存取存储器(SAM),直接 存取存储器(DAM)。 .
19、 断电后能长期保存信息。3、 高速缓存( Cache）：利用程序的局部性原理 处于CPU与主存之间, 存放当前最频繁使用的程序块和数据。第三节第三节 存储系统组织存储系统组织二、二、 高速缓存高速缓存( Cache )( Cache )1. 地址映像 . 确定主存的一页应放在缓存的位置。 例 : 主存容量1MB, 划分为2048页, 每页512B ; Cache容量8KB, 划分为16页, 每页512B. ( 1 ). 直接映像: 主存的页以Cache 页数为模 , 映像到高速 缓存的固定位置。 ( 2 ). 全相联映像: 主存的一页能进驻高速缓存中的任何 一个页位置。 ( 3 ). 组相联映
20、像: 把缓存的页分成组,允许将主存的页映 像到缓存固定组内的任意页。2 .替换算法. 决定缓存中应淘汰的页面. FIFO ( 先进先出算法 ), LRU ( 近期最少使用算法 )二、二、 高速缓存高速缓存( Cache )( Cache )3. Cache 的读 / 写过程( 1 ). 读: 将主存地址送往主存, 启动主存读。同时,主存地址也送往Cache , 并将读出的Cache 标记与主存页标记进行比较: 相同: 访问 Cache 命中 不相同: 访问 Cache 失败,从主存中读出, Cache页面更新。二、二、 高速缓存高速缓存( Cache )( Cache )( 2 ). 写: (
21、a)标志交换方式( 写回法 ): 仅更新缓存单元, 利用标志位标记, 当替换该页面时, 再一次性写入主存 (b) 写直达法( 通过式写入 ): 将高速缓存和主存单元同时更新。三三. 虚拟存储器虚拟存储器( VM )1. 页式虚拟存储器. 在主存中建立页表, 提供虚实地址变换及页面的控制信息. 多道程序工作方式: 为每个用户作业建立一个页表。页表基址寄存器: 存放当前所运行程序的页表的起址。 地址转换: 主辅存划分成大小相等的页,由页表指出虚地址所在当前主存中的页号,与位移相拼成主存实地址。2 . 段式虚拟存储器 . 段: 是按照程序的逻辑结构来划分的。 . 地址转换: 由虚地址的段号找到段表中
22、相应的段始 地址,与段内地址相拼成主存实地址。 三三. 虚拟存储器虚拟存储器( VM )3. 段页式虚拟存储器p按程序逻辑结构分段, 再把每段分成固定大小的页。p主存空间划分为若干同样大小的页。p建立段表与页表p以页为单位调进 / 出主存,按段共享与保护程序和数据。p多道程序工作方式: 虚地址: 基号、段号、段内页号、页内地址。三三. 虚拟存储器虚拟存储器( VM )四. 并行主存系统1. 单体多字并行主存系统. 多个并行工作的存储器共用一套地址寄存器,按同一地址码并行访问各体的相应单元. 适用于单字并行存取方式2. 多体交叉存取的并行主存系统. N个存储体具有自己的地址寄存器、数据线、读写时
23、序. 各体采用交叉编址方式( 以体数n为模编址 )例: 4体: M0 : 0, 4, 8, M1 : 1, 5, 9, M2 : 2, 6, 10, M3 : 3, 7, 11,. 对各体采用分时访问时序,各体分时启动读 / 写(时间间隔为模n分之一存取周期)四. 并行主存系统第四节第四节 常用的代码校验方法常用的代码校验方法n校验码：在基本的有效信息代码外，再增加若干位代码，称为校验位。将有效信息位与校验位一起按某种规律编码。n常用的概念：码字(Code Word)：由若干位代码组成满足某种编码规律的一个代码字。例如，8位代码，编码规律是“代码中1的个数为偶数”，则：01001011 是码字
24、11100011 是非码字码距(Code Distance)：编码的任意两个码字之间，对应位置代码变化的最小个数。例如，8421码中，由0111变为1000出现了四位代码的变化，0100变为0101仅有一位代码发生变化，则8421码的码距为1。码距-1=检错代码位数+纠错代码位数，且：检错位数纠错位数一、奇偶校验奇偶校验码：将一位二 进制代码配置到被传送的每一组有效信息代码中，并使配置后的代码中1的个数为奇数（奇校验码）或偶数（偶校验码）。例如：有效信息为1011001偶校验码为10110010奇校验码为10110011编码与校验过程:当某一数据写入主存时，根据有效信息中1的个数形成校验位，并
25、将校验码写入主存。当从主存读出一个数据时，检验校验码中1的个数，判断数据是否正确。奇偶校验只能发现一位错（L=2）。一、奇偶校验（一）需要设置多少校验位假设：有效信息为 k 位，校验位为 r 位，则校验码的长度为k+r位。r 位校验位可以形成 2r 个不同的状态组合，于是，校验位数 r 应满足：二、海明校验2rk+r+1（二）编码规律n若海明码的最高位号为m，最低位号 为1,即H1 H2 Hm-1 Hm ，则此海明码的编码规律通常是：校验位与有效信息位之和为m，每个校验位Pi在海明码中被分配在位号1、2、4、. 2i-1的位置，其余各位为有效信息位Ai，并按从低向高逐位依次排列的关系分配各有效
26、信息，即 P1P2A1P3A2A3A4P4 A5 。二、海明校验若有 r位校验位，则把有效信息分成 r 组进行奇偶校验。校验位 Pi 只担任第 i 组奇偶校验。(只参加一组奇偶校验)从校验位应校验的有效信息位看编码规律：(海明码的分组法) Pi校验组包含海明码的位号(二进制表示)中第 i 位为1的所有位。即：P1组：H1 H3 H5 H7（第1位为1的海明码） 1 3 5 7 0001 0011 0101 0111从有效信息位应参与的校验组看编码规律：每位有效信息参与多组校验，参加组号按各位所在位号的二进制编码决定。即：A1排在 3 (0011)号位，则参加第1、2组校验，A2 排在 5 (
27、0101 )号位，则参加第1、3组校验。P2组：H2 H3 H6 H7(第2位为1的海明码) 2 3 6 7 0010 0011 0110 0111例:海明码分组（P393 表9-4）海明编码:设待编信息:A1A2A3A4=1010, 则各位校验位的校验值的生成: P1=A1 A2 A4=1 0 0=1P2=A1 A3 A4=1 1 0=0P3=A2 A3 A4=0 1 0=1所以 海明码为:H1-H7=1011010二、海明校验这种海明码的码距L=3，应能检验两位错误，或者检验并纠正一位错误。若按如下关系对海明码进行偶校验G1 = P1A1A2A4G2 = P2A1A3A4G3 = P3A2
28、A3A4则检验到的结果值G3，G2，G1能反映海明码的出错情况。（三）检错与纠错能力讨论（三）检错与纠错能力讨论例（1）如果欲传送的海明码为1011010，收到的海明码也为1011010。则G1 = P1A1A2A4 = 1100 = 0G2 = P2A1A3A4 = 0110 = 0G3 = P3A2A3A4 = 1010 = 0故 G3G2G1 = 000 表明无错G1 = P1A1A2A4 = 1110 = 1G2 = P2A1A3A4 = 0110 = 0G3 = P3A2A3A4 = 1110 = 1G3G2G1 = 101，表明第5位（A2）出错。根据G3G2G1的指示，机器能自动
29、将第5位进行纠正（反相）以得到正确的海明码。如果G3G2G1的值指出校验位出错时，可以不予纠正。例（2）如果欲传送的海明码为1011010，收到的海明码却为1011110，则例（3）如果欲传送海明码1011010，收到的却为1010110，则G1 = P1A1A2A4 = 1110 = 1G2 = P2A1A3A4 = 0110 = 0G3 = P3A2A3A4 = 0110 = 0G3G2G1 = 001，它表明有错，但无法判别是第1位出错还是第4、5位同时出错。n海明码，能纠正一位错或发现两位错，但它不能把两位错和一位错区别开来。n扩展海明码：增加一个总奇偶校验位，对全部位代码进行奇偶校验
30、。如果其它校验有错，而这一总奇偶校验并不出错，则说明是两位错了，不必纠正。为了增加各位都参加的第4组，为此增设一位校验位P4。根据第4组的检错信息G4 = P4P1P2P3A1A2A3A4区分是一位错还是两位错，决定是否对G3G2G1指明的位进行纠正。n校验法：（1）G4 = 0，G3G2G1 = 0,表明无错。（2）G4 = 0，G3G2G1 0，表明有两位出错，可向机器提供“出错”信息但不进行纠正。（3）G4 = 1，G3G2G1 0，可根据G3G2G1指出的值纠正一位错。校验位不等式为：2r-1k+r扩展海明码因为增加了一位总校验位，使码距 L 增大到 4，所以可以发现两位错并纠正一位错
31、。标记标记标记0页1页15页0页1页15页1页16页17页31页2032页2033页2047页0组1组127组主存标记 cache页号 页内地址主存地址7位 4位 9位主存页号Cache地址7位cache主存直接映像标记标记标记0页1页15页0页1页15页1页2047页11位cache主存P384 图9-18主存标记 页内地址主存地址11位 9位主存页号标记标记标记0页1页15页0页1页7页1页8页9页15页2047页7位cache主存2页标记标记3页14页标记0组1组255组0组1组7组Cache组号 组内页号 页内地址主存地址7位 3位 1位 9位Cache地址P385 图9-19读写读写读写读写行（字）译码0110101110100101VCC A0A10123P371 图9-9
