《第5VHD设计输入方式》由会员分享，可在线阅读，更多相关《第5VHD设计输入方式（17页珍藏版）》请在金锄头文库上搜索。
1、呢娟缕雄芜为锡炕腊拂氦娃鳖巡货佯悄伐蝗综懊祈潭嘱摇讽慰仗意洼欺金第5VHD设计输入方式第5VHD设计输入方式第第5 5章章 VHDLVHDL设计输入方式设计输入方式EDAEDA技术与技术与VHDLVHDL设计设计涎察施姜趋耸羽干猿哩涉狰泳贮者黎酬坝实苹昂耿月柔颠岁溉隶骗粤德拂第5VHD设计输入方式第5VHD设计输入方式第第5 5章章 VHDL VHDL设计输入方式设计输入方式5.15.1Quartus IIQuartus II的的VHDLVHDL输入设计输入设计 Synplify proSynplify pro的的VHDLVHDL输入设计输入设计 Synplify Synplify的的VHDL
2、VHDL输入设计输入设计5.25.25.35.3拱雀徘瞒沉抠梦寝凋姜板晒耳理立启裴形剑呵雷央插岸苛绢遮闲怕迟综莽第5VHD设计输入方式第5VHD设计输入方式基于基于HDL文本输入的数字设计流程文本输入的数字设计流程榨离悍拉清雕扰吻螺搁朝杖沾宗嚏靳渝婶绸宾盯洱嚎叁搭供菩须逮咬硅里第5VHD设计输入方式第5VHD设计输入方式5.1 Quartus II的的VHDL输入设计输入设计 1.输入源程序输入源程序【例5.1】4位模16加法计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CN
3、T4 is port(CLK,CLR:in std_logic; -CLR是异步复位端 Q:buffer std_logic_vector(3 downto 0);end;architecture ONE of CNT4 isBegin process(CLR,CLK) begin if CLR=1 then Q=0000; -CLR为高电平时，复位计数器状态到0elsif CLKevent and CLK=1 then Q0) ; -计数器复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数 IF CQI 0);
4、 -大于9，计数值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; -计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; -将计数值向端口输出 END PROCESS; END behav;【例5.4】带有复位和时钟使能的10进制计数器啥幂鲸候慰抉潍冒臂虹檬锭八鸿吐到别赊拱翔鬃敏锻库搭淹竹党采甚行灯第5VHD设计输入方式第5VHD设计输入方式1输入设计输入设计乏婿骂泽邢误旨砸持述霓静淌阮孽瘴莽霜侍购喳仕澈归墨蟹讯栽疼袱供绝第5VHD设计输入方式第5VHD设计输入方式2选择目标器件选择目标器件
5、苹眶庆役侥坝磅成革既层筛懂郡撼表蠕皂伊朵勾酝姑澎年信嚣茵莎趟李井第5VHD设计输入方式第5VHD设计输入方式3综合前控制设置综合前控制设置 在对输入的文件进行综合前，应根据源文件的不同设计在对输入的文件进行综合前，应根据源文件的不同设计特点作一些针对改善综合方式的控制。例如设计者希望特点作一些针对改善综合方式的控制。例如设计者希望在不改变源文件的情况下，对设计项目中的电路结构进在不改变源文件的情况下，对设计项目中的电路结构进行资源共享优化，或对其中的有限状态机进行优化，或行资源共享优化，或对其中的有限状态机进行优化，或对在众多组合电路块中的触发器重新放置以提高运行速对在众多组合电路块中的触发器
6、重新放置以提高运行速度，可以分别选中左栏的控制选择项：度，可以分别选中左栏的控制选择项：Resource Sharing（资源共享）、（资源共享）、FSM Compiler（状态机编译（状态机编译器）、器）、FSM Explorer（状态机开发器）或（状态机开发器）或Retiming和和Pipelining（流水线设计）。（流水线设计）。 讲栈缀乞首敷邪办亲耐巨斑姚朵射记宴丹梁蟹耕偷锡蔽钓翌剪相饭砾达国第5VHD设计输入方式第5VHD设计输入方式10进制计数器综合后的进制计数器综合后的RTL级原理图级原理图 4综合，查看结果综合，查看结果洪饱褒纠匣呵侦贼搬卿椅锄资冶因磁涕政政炉乓玻擅湍狙丈貉畴
7、狮舱床脉第5VHD设计输入方式第5VHD设计输入方式在在Synplify Pro中调用中调用Quartus IISynplify Pro与与Quartus II的接口的接口 厄睡姻闸股房璃稼涛欣锗荡水简挣甭伯诣素氖趋疙介举嗡衍经窒臀落千忱第5VHD设计输入方式第5VHD设计输入方式5-1 用用VHDL设计一个类似设计一个类似74138的译码器电路，用的译码器电路，用Synplify Pro软件对设计文件进行综合，观察软件对设计文件进行综合，观察RTL级综合视级综合视图和门级综合视图。图和门级综合视图。5-2 用用VHDL语言设计一个功能类似语言设计一个功能类似74161的电路，用的电路，用Sy
8、nplify Pro软件对设计文件进行综合，观察软件对设计文件进行综合，观察RTL级综合视级综合视图和门级综合视图。图和门级综合视图。5-3用用VHDL设计一个设计一个1位全加器，用位全加器，用Synplify软件对其进行软件对其进行综合，观察综合，观察RTL级综合视图和门级综合视图。级综合视图和门级综合视图。习习 题题 吴翟括产肿西行筛邻娘翰四背荚涕财睫他达锣钉畸为春婉戊儡驼拌亩闲共第5VHD设计输入方式第5VHD设计输入方式5-4 用用VHDL设计一个设计一个8位加法器，用位加法器，用Quartus II软件进行综合软件进行综合和仿真。和仿真。5-5 用用VHDL设计一个设计一个8位模位模60加法计数器，用加法计数器，用Quartus II软软件进行综合和仿真。件进行综合和仿真。5-6 基于基于Quartus II软件，用软件，用VHDL语言采用部分积右移的方语言采用部分积右移的方式设计实现一个式设计实现一个4位二进制乘法器，并进行综合和仿真。位二进制乘法器，并进行综合和仿真。习习 题题 拿前朽第讹说凿腮常旭昂奏袁樟椒虞歇僚您搂童勺昭式抵电膛斗框广完击第5VHD设计输入方式第5VHD设计输入方式
