知识模块二十三时序逻辑电路

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1、电工电子技术基础人民邮电出版社知识模块二十三 时序逻辑电路 主要内容 计数器、寄存器的逻辑功能 ； 计数器、寄存器的使用方法,中规模集成计数器74LS161、双向移位寄存器74LS194各管脚功能 。 计数器、寄存器的一般应用 n重点 计数器、寄存器的使用方法,中规模集成计数器74LS161、双向移位寄存器74LS194各管脚功能一、时序逻辑电路概述 1组成（1）时序电路包含组合器件和存储器件两部分。由于它要记忆以前的输入和输出信号，所以存储电路是不可缺少的。（2）组合电路至少有一个输出反馈到存储电路的输入端，存储电路的状态至少有一个作为组合电路的输入，与其余信号共同决定电路的输出。时序电路的

2、结构如图231所示。 图231 时序电路方框图 图中X(x1,xi)代表现在输入信号；Z(z1,zi)代表网络的现在输出信号；W(w1,wi)代表存储电路的现在输入信号，也就是存储电路的驱动信号；Y(y1,yi)表存储电路的输出，也是组合网络的部分输入。1时序电路逻辑功能表示方法 时序电路常用的表示方法有逻辑方程式、状态表、状态图和时序图4种。（1）逻辑方程式 时序电路的逻辑功能可以用代表X、Y、Z、W这些信号之间关系的三个向量函数表示：输出方程 Z(tn)=FX(tn), Y(tn)驱动方程 W(tn)=HX(tn), Y(tn)状态方程 Y(tn+1)=GW(tn)，Y(tn) 其中Y(t

3、n+1)称为次态，Y(tn)称为现态。 （2）状态表 状态表是反映时序电路输出Z、次态 和输入X、现态 间对应取值关系的表格。例如某电路的状态表如表231所示。 表 231 状 态 表XZ0011010110010001（3）状态图 状态图是反映时序电路状态转换规律及相应输入、输出取值情况的几何图形。根据表231所示的状态表，可作出如图232所示的状态图。 图232 状态图（4）时序图 时序图也就是工作波形图，它形象地表达了输入信号、输出信号、电路状态等的取值在时间上的对应关系。某电路的时序图如图233所示。 图233 时序图 这4种表示方法从不同侧面突出了时序电路逻辑功能的特点，它们本质上是

4、相通的，可以互相转换。在实际工作中，可根据具体情况选用。应该指出，用卡诺图也可以方便地表示时序电路的逻辑功能。 时序电路按状态转换情况分为同步时序电路和异步时序电路两大类。对于同步时序电路，存储电路中所有存储单元状态的改变都发生在同一时钟的上升沿或者下降沿，即采用统一时钟。而异步时序电路不用统一的时钟，或者没有时钟。3.时序逻辑电路的一般分析方法 时序电路的分析就是根据已知的时序电路，求出电路所实现的逻辑功能，从而了解它的用途的过程。其具体步骤如下：(1) 分析逻辑电路组成。(2) 写出存储电路的驱动方程和时序电路的输出方程。(3) 求状态方程。(4) 列状态表。(5) 画状态图或时序图。(6

5、) 电路功能描述。【例23.1】分析图234所示电路的逻辑功能。设起始状态是Q3Q2Q1=000。图234例231逻辑图【解】（1）分析电路组成。该电路的存储器件是3个JK触发器，组合器件是一个与门。无外输入信号，输出信号为C，这是一个同步时序电路。 （2）写驱动方程和输出方程。K1= 1 K3= 1 （3）求状态方程。 将驱动方程代入JK触发器的特性方程可得：（4）将输入信号和现态的各种取值组合代入状态方程，得到状态表如表232所示。表232状态表C0 0 00 0 10 1 00 1 11 0 01 1 01 0 11 1 10 0 10 1 00 1 11 0 00 0 00 1 00

6、1 00 0 000001000（5）由状态表作状态图，如图235所示。图 235 状态图（6）描述电路功能。 由以上分析可以看出，该电路是一个模5同步加法计数器。C端为进位端，并且具有自启动功能。图236 例23.1逻辑功能图二、计数器1.计数器功能 计数器的基本功能就是对输入脉冲的个数进行计数。计数器是数字系统中应用最广泛的时序逻辑部件之一，除了计数以外，还可以用作定时、分频、信号产生和执行数字运算等，是数字设备和数字系统中不可缺少的组成部分。2.分类 计数器种类很多，分类方法也不相同。具体分类如表233所示。表233编码器举例分类标准类 别计数脉冲的输入方式同步计数器：计数器的全部触发器

7、共用同一个时钟脉冲，而且这个脉冲就是计数输入脉冲异步计数器：计数器中只有部分触发器的时钟脉冲是计数输入脉冲，另一部分触发器的时钟脉冲是由其他触发器的输出信号提供计数进制二进制十进制任意进制计数过程中计数的增减加法计数器：对输入脉冲进行递增计数减法计数器：对输入脉冲进行递减计数可逆计数器：在控制信号作用下，既可以进行加法计数又可以进行减法计数3.计数器举例 常用集成计数器如表234所示。 表234常用集成计数器类 型 型 号 功 能 计数器 746874LS9074LS9274LS9374LS16074LS16174LS16274LS16374LS16874LS16974LS19074LS191

8、74LS19274LS19374LS19674LS19774LS29074LS29374LS39074LS39374LS49074LS56874LS56974LS668 双十进制计数器十进制计数器十二分频计数器四位二进制计数器同步十进制计数器四位二进制同步计数器（异步清除）十进制同步计数器（同步清除）四位二进制同步计数器（同步清除）可预置十进制同步加 / 减计数器可预置四位二进制同步加/减计数器可预置十进制同步加 / 减计数器可预置四位二进制同步加 / 减计数器可预置十进制同步加/减计数器（双时钟）可预置四位二进制同步加/减计数器（双时钟）可预置十进制计数器可预置二进制计数器十进制计数器四位二

9、进制计数器双四位十进制计数器双四位二进制计数器（异步清除）双四位十进制计数器可预置十进制同步加/减计数器（三态）可预置二进制同步加/减计数器（三态）十进制同步加/减计数器 这里仅介绍同步四位二进制加法集成计数器74161的功能及其应用。（1）74LS161实物图、引脚图和逻辑图图236分别是74LS161实物图、引脚图和逻辑图。图236 74LS161实物图、引脚图和逻辑图(a)实物图 (b) 引脚图 (c)逻辑符号 图中 为清零端； 为置数控制端； P0P3为并行数据输入端。Q0Q3为数据输出端。CET、CEP为计数控制端。CLK为时钟输入端，即CP端（上升沿有效）。 为异步清除输入端（低电

10、平有效）。 为同步并行置数控制端（低电平有效）。TC为进位输出端(高电平有效)。 （2）74LS161功能表表 235 74LS161功能表 表中有关符号含义如下：H高电平；L低电平； 时钟脉冲低电平到高电平的跳变（上升边沿）；任意状态。 由表可知74161具有以下功能：异步清零 当清零端 为低电平时，无论其他各输入端的状态如何（包括时钟脉冲CLK），计数器输出将被直接置零。同步并行预置数 当 为高电平，置数控制端 为低电平时，在CLK脉冲上升沿的作用下，数据输入端P3P0上的数据就被送至输出端Q3 Q0。如果改变P3P0端的预置数，即可构成16以内的各种不同进制的计数器。保持 当 与 都为高

11、电平时，计数器控制端CET和CEP只要其中一个或一个以上为低电平，计数器保持原态。计数 当 、 、 CET、CEP都为高电平时，计数器处于计数状态，每输入一个CLK脉冲，就进行一次加法计数。当计数溢出时，进位端TC输出一个高电平脉冲，其宽度为一个时钟周期。 （3）74LS161的应用 可采用不同方法利用74LS161构成任意（N）进制计数器。反馈清零法 反馈清零法是利用芯片的清零端和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的清零端，使输出回零。【例23.2】利用74LS161芯片采用反馈清零法构成十进制计数器。【解】令 =CET=CEP=“1”，因为N=

12、10，其对应的二进制代码为1010，将输出端Q3和Q1通过与非门接至74LS161的清零端，电路如图237所示，实现N值反馈清零法。 图237直接清零法构成十进制计数器（a）构成电路 （b）计数过程（即状态图） 当 当 =“0”时，计数器输出复位清零。因 ，故由“0”变“1”时，计数器开始加法计数。当第10个CP脉冲输入时，Q3Q2Q1Q0=1010，与非门的输出为“0”，即 =“0”，使计数器复位清零，与非门的输出变为“1”，即 =“1”时，计数器又开始重新计数。 预置数法 而预置数法利用的是芯片的预置控制端和预置输入端D3D2D1D0，因是同步预置数端，所以只能采用N-1值反馈法。【例23

13、3】利用74LS161采用预置数法构成七进制计数器。【解】先将 =CEP=CET=“1”，再令预置输入端D3D2D1D0=0000（即预置数“0”），以此为初态进行计数，从“0”到“6”共有七种状态，“6”对应的二进制代码为0110，将输出端Q2、Q1通过与非门接至74LS161的 端，电路如图238（a）所示。若 =0，当CP脉冲上升沿（CP）到来时，计数器输出状态进行同步预置，使Q3Q2Q1Q0=D3D2D1D0=0000，随即 = =1，计数器开始随外部输入的CP脉冲重新计数，计数过程如图238（b）所示。图238 预置数法构成七进制计数器（同步预置）（a）构成电路（b）计数过程（即状态

14、图）进位输出置最小数法 进位输出置最小数法是利用芯片的预置控制端 和进位输出端TC，将TC端输出经非门送到 端，令预置输入端D3D2D1D0输入最小数M对应的二进制数，最小数M=24-N。【例23.4】利用74LS161采用进位输出置最小数法构成九进制计数器。【解】九进制计数器N=9，对应的最小数M=24-9=7，(7)10=(0111)2，相应的预置输入端D3D2D1D0=0111，并且令 =CEP=CET=“1”，电路如图239（a）所示，对应状态图如图239（b）所示，从01111111共九个有效状态。 图239 进位输出置最小数法构成九进制计数器（同步预置）（a）构成电路 （b） 计数

15、过程（即状态图）级联法 一片74LS161可构成从二进制到十六进制之间任意进制的计数器。利用两片74LS161，就可构成从二进制到二百五十六进制之间任意进制的计数器。依次类推，可根据计数需要选取芯片数量。 当计数器容量需要采用两块或更多的同步集成计数器芯片时，可以采用级联方法。将低位芯片的进位输出端TC端和高位芯片的计数控制端CET或CEP直接连接，外部计数脉冲同时从每片芯片的CLK端输入，再根据要求选取上述三种实现任意进制的方法之一，完成对应电路。【例23.5】利用74LS161采用级联法构成二十四进制计数器。图2310 用74LS161芯片构成二十四进制计数器【解】用74LS161芯片构成

16、计数器，因N=24（大于十六进制），故需要两片74LS161。每块芯片的计数时钟输入端CLK端均接同一个CP信号，利用芯片的计数控制端CEP、CET和进位输出端TC，采用直接清零法实现二十四进制计数，即将低位芯片的TC与高位芯片的CEP相连，将2416=18，把商1作为高位输出，余数8作为低位输出，对应产生的清零信号同时送到每块芯片的复位端 ，从而完成二十四进制计数。具体过程是：低位片计16个时钟后TC输出一个高电平，启动高位片计一个时钟后，低位片由于继续计数TC变为低电平，高位片停止计数，输出为0001，等低位片再计数8次后，即输出为1000，这时与非门输出低电平控制两片的=“0”，两片都停

17、止计数，计完24个时钟。对应电路如图2310所示。 三、寄存器 在实际应用中，寄存器的种类是很多的，在超大规模集成电路内部，几乎都离不开为电路提供寄存与传递数据的基本寄存器单元。作为一种数字电路器件，不同集成电路寄存器之间在功能上存在一定的差异。掌握不同寄存器的功能与使用方法，是数字电子技术中十分重要的内容。 有时为了处理数据，需要将寄存器中的各位数据在移位信号作用下，依次向高位或低位移动一位。具有移位功能的寄存器称为移位寄存器。移位寄存器的产品很多，不同产品的功能不同。对实际应用中提出的逻辑要求，可以用不同的器件来满足。因此，在使用中，必须根据应用系统的实际情况，首先选择合适的器件，再根据器

18、件的功能设计正确的电路。 下面以74LS194为例，介绍移位寄存器的使用方法。 1.74LS194实物图、引脚图和逻辑图 74LS194为4位双向移位寄存器，其实物图、逻辑符号图如图2311所示。其中各引脚符号及其代表的意义如表236所示。图 2311 74LS194的实物图、引脚图和逻辑图(a)实物图 (b) 引脚图 （c）逻辑符号表236 74LS194引脚符号及其代表的意义引脚符号引脚功能CLKD0D3DSRDSLQ0Q3S0、S1时钟输入端（上升沿有效）数据清零输入端（低电平有效）并行数据输入端右移串行数据输入端左移串行数据输入端数据输出端工作方式控制端2.74LS194功能表 74L

19、S194功能表237所示。表237 74LS194功能表 表中有关符号含义如下：H高电平；L低电平； 时钟脉冲低电平到高电平的跳变（上升边沿）；任意状态。 从功能表可以看出：当清零端为低电平时，输出端Q0Q3均为低电平；当工作方式控制端S1、S0均为高电平时，在时钟（CLK）上升沿作用下，并行数据di被送至相应的输出端Qi，此时串行数据被禁止；当S1为低电平，S0为高电平，在时钟（CLK）上升沿作用下，数据从DSR送入，进行右移操作；当S1为高电平，S0为低电平，在时钟（CLK）上升沿作用下，数据从DSL送入，进行左移操作；当S0、S1均为低电平时，无论有无时钟脉冲，寄存器的输出状态不变。 【

20、例23.6】利用用移位寄存器74LS194构成八进制计数器。图 2312 用移位寄存器构成的计数器【解】从Q0Q3中取出数据，并对数据进行译码，如图2312所示，则电路成为一种计数器。 该电路清零以后，随着计数脉冲的到来，数据右移，Q3Q2Q1Q0的数据依次为0000000100110111 1000110011101111 共有8种不同的状态， 并且构成一个循环。接在寄存器后面的译码器可以对这8种状态译码，得到07共8个数字，显然，上述电路构成八进制计数器。 计数前，如果不清零，由于随机性，随着计数脉冲的到来，Q3Q2Q1Q0的状态可能进入如下的循环：0100100100100101 101

21、0110101101011 原来的译码器无法对这8种状态译码。我们把这种循环称为无效循环。因此，不允许寄存器工作在循环状态。 除了存在无效循环外，上述计数器的另一个缺点是没有充分利用寄存器输出的所有状态。解决的办法是设计反馈逻辑电路。 由寄存器构成的计数器的一般电路如图2313所示。图2313 移位寄器构成的计数器的一般电路 为了方便，图2313中的寄存器仍采用4位双向移位寄存器74LS194。显然可以将图2313扩展到任意位，采用任意型号的移位寄存器。选择合适的反馈逻辑，可以得到不同长度的计数器。思考与练习思考与练习 23.1分析图2314所示时序电路。 图2314 例逻辑图23.2分析图2

22、315所示的时序电路。图2315 例逻辑图23.3利用74LS161采用级联法构成三十六进制计数器。23.4利用实验电路板、二进制计数器74LS161、字符译码器74LS48、共阴极数码管、与非门74LS00、纽扣开关设计一个计数显示器。要求电路能对输入脉冲的个数(09)进行递增计数，并通过译码显示电路将所计的脉冲数显示出来。23.5试用74LS161芯片采用反馈清零法设计一个九进制计数器.23.6试用74LS161芯片采用预置数法设计一个九进制计数器.23.7试用74LS194组成8位序列信号发生器，序列信号数字为00001111，画出序列脉冲产生电路。23.8利用74LS194构成六进制计数器。