数字电路与逻辑设计第七章

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1、第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 第第 七七 章章 中规模通用集成电路及其应用中规模通用集成电路及其应用第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 集集成成电电路路由由SSISSI发发展展到到MSIMSI、LSILSI和和VLSIVLSI，使使单单个芯片容纳的逻辑功能越来越强。个芯片容纳的逻辑功能越来越强。一一般般来来说说, ,在在SSISSI中中仅仅是是基基本本器器件件( (如如逻逻辑辑门门或或触触发发器器) )的的集集成成，在在MSIMSI中中已已是是逻逻辑辑部部件件( (如如译译码码器器、寄寄存存器器等等) )的的集集成成，而而在在LSI

2、LSI和和VLSIVLSI中中则则是是一一个个数数字子系统或整个数字系统字子系统或整个数字系统( (如微处理器如微处理器) )的集成。的集成。采采用用中中、大大规规模模集集成成电电路路组组成成数数字字系系统统具具有有体体积积小小、功功耗耗低低、可可靠靠性性高高等等优优点点，且且易易于于设设计计、调试和维护。调试和维护。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 本章知识要点本章知识要点 熟悉常用中规模通用集成电路的逻辑符号、基本熟悉常用中规模通用集成电路的逻辑符号、基本 逻辑功能、外部特性和使用方法；逻辑功能、外部特性和使用方法； 用常用中规模通用集成电路作为基本部件，恰当

3、用常用中规模通用集成电路作为基本部件，恰当 地、灵活地、充分地利用它们完成各种逻辑电路地、灵活地、充分地利用它们完成各种逻辑电路 的设计，有效地实现各种逻辑功能。的设计，有效地实现各种逻辑功能。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 7.1 7.1 常用中规模组合逻辑电常用中规模组合逻辑电路路 使用最广泛的中规模组合逻辑集成电路有二进制并行使用最广泛的中规模组合逻辑集成电路有二进制并行加法器、译码器、编码器、多路选择器和多路分配器等。加法器、译码器、编码器、多路选择器和多路分配器等。 一一、定定义 二二进进制制并并行行加加法法器器：是是一一种种能能并并行行产产生生两两

4、个个二二进进制制数数算术和的组合逻辑部件。算术和的组合逻辑部件。 7.1.1 7.1.1 二进制并行加法二进制并行加法器器 按其进位方式的不同，可分为串行进位二进制并行加按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。法器和超前进位二进制并行加法器两种类型。 二、类型及典型产品二、类型及典型产品 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 1 1串行进位二进制并行加法器串行进位二进制并行加法器 由由全全加加器器级级联联构构成成，高高位位的的进进位位输输出出依依赖赖于于低低位位的的进进位位输入。输入。 串行进位二进制并行加法器串行进位二进

5、制并行加法器的结构框图：的结构框图： 加法器的运算加法器的运算速度如何速度如何? ? 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 串行进位并行加法器的特点：串行进位并行加法器的特点：被被加加数数和和加加数数的的各各位位能能同同时时并并行行到到达达各各位位的的输输入入端端，各各位位全全加加器器的的进进位位输输入入按按由由低低位位向向高高位位逐逐级级串串行行传传递递，各各进进位位形形成成一一个个进进位位链链。每每一一位位相相加加的的和和都都与与本本位位进进位位输输入入有有关关，最最高高位位必必须须等等到到各各低低位位全全部部相相加加完完成成并并送送来来进进位位信信号号之之后后才

6、才能产生运算结果。运算速度较慢，位数越多，速度就越低。能产生运算结果。运算速度较慢，位数越多，速度就越低。 设设法法减减小小或或去去除除由由于于进进位位信信号号逐逐级级传传送送所所花花费费的的时时间间，使使各各位位的的进进位位直直接接由由加加数数和和被被加加数数来来决决定定, ,而而不不需需依依赖赖低低位位进位进位! ! 根根据据这这一一思思想想设设计计的的加加法法器器称称为为超超前前进进位位( (又又称称先先行行进进位位) )二进制并行加法器。二进制并行加法器。 如何提高加法器如何提高加法器的运算速度的运算速度? ? 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 超前进位二

7、进制并行加法器的超前进位二进制并行加法器的构成思想如下：构成思想如下：2 2超前进位二进制并行加法器超前进位二进制并行加法器 根根据据输输入入信信号号同同时时形形成成各各位位向向高高位位的的进进位位，然然后后同同时时产产生生各各位位的的和和。通通常常又又称称为为先先行行进进位位二二进进制制并并行行加加法法器器或或者者并并行行进进位位二进制并行加法器。二进制并行加法器。 由由全全加加器器的的结结构构可可知知， 第第i i位位全全加加器器的的进进位位输输出出函函数数表达式为表达式为 何时有何时有进位？进位？第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 当当 i=1i=1、2 2、

8、3 3、4 4时，可得到时，可得到4 4位并行加法器各位的进位位并行加法器各位的进位输出函数表达式为：输出函数表达式为：令令（进位传递函数）（进位传递函数）（进位产生函数）（进位产生函数）则有则有 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 由由于于C C1 1C C4 4是是P Pi i、G Gi i和和C C0 0的的函函数数，即即C Ci i=f(P=f(Pi i,G,Gi i,C,C0 0),),而而P Pi i、G Gi i又又是是 A Ai i、B Bi i的的函函数数，所所以以，在在提提供供输输入入A Ai i、B Bi i和和C C0 0之之后后，可可以以同

9、同时时产产生生C C1 1C C4 4。通通常常将将根根据据P Pi i、G Gi i和和C C0 0形形成成C C1 1C C4 4的的逻逻辑辑电电路称为路称为先行进位发生器。先行进位发生器。 改进后改进后4位加法器需位加法器需要经过几级门？要经过几级门？N位呢？位呢？第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 常用的集成电路有四位超前进位并行加法器常用的集成电路有四位超前进位并行加法器7428274282。7428274282芯片的管脚排列图和逻辑符号如下。芯片的管脚排列图和逻辑符号如下。 三、典型芯片三、典型芯片 图中图中: : A4、A3、A2、A1 - - 二进制

10、被加数；二进制被加数；B4、B3、 B2、B1 - - 二进制加数；二进制加数；F4、 F3、 F2、 F1 - - 相加产生的和数；相加产生的和数；C C0 0 - 来自低位的进位输入；来自低位的进位输入；FCFC4 4 - 向高位的进位输出。向高位的进位输出。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 二二进进制制并并行行加加法法器器除除实实现现二二进进制制加加法法运运算算外外，还还可可实实现现代代码码转转换换、二二进进制制减减法法运运算算、二二进进制制乘乘法法运运算算、十十进进制制加法运算等功能。加法运算等功能。例例1 1 用用4 4位位二二进进制制并并行行加加法法

11、器器设设计计一一个个将将84218421码码转转换换成成余余3 3码的代码转换电路。码的代码转换电路。 四、应用举例四、应用举例 解解 余余3 3码码是是由由84218421码码加加3 3后后形形成成的的代代码码。用用4 4位位二二进进制制并并行行加加法法器器实实现现84218421码码到到余余3 3码码的的转转换换，只只需需从从4 4位位二二进进制制并并行行加加法法器器的的输输入入端端A A4 4、A A3 3、A A2 2和和A A1 1输输入入84218421码码，而而从从输输入入端端B B4 4、B B3 3、B B2 2和和B B1 1输输入入二二进进制制数数00110011，进进位

12、位输输入入端端C C0 0接接上上“0 0”，便便可可从从输输出出端端F F4 4、F F3 3、F F2 2和和F F1 1得得到到与与输输入入84218421码码对对应应的余的余3 3码。码。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 实现给定功能的逻辑电路图如下图所示。实现给定功能的逻辑电路图如下图所示。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 例例2 2 用用4 4位位二二进进制制并并行行加加法法器器设设计计一一个个4 4位位二二进进制制并并行行加加法法/ /减法器。减法器。 解解根据问题要求，设减法采用补码运算，并令根据问题要求，设减法采用补

13、码运算，并令 A = aA = a4 4a a3 3a a2 2a a1 1 - - 为被加数为被加数( (或被减数或被减数) )； B = bB = b4 4b b3 3b b2 2b b1 1 - - 为加数为加数( (或减数或减数) )； S = sS = s4 4s s3 3s s2 2s s1 1 - - 为和数为和数( (或差数或差数) )； M- M- 为功能选择变量为功能选择变量. .当当M=0M=0时，执行时，执行 A+BA+B；当；当M=1M=1时，执行时，执行A-BA-B。 由运算法则可归纳出电路功能为：由运算法则可归纳出电路功能为：当当M=0M=0时，时，执行执行 a

14、a4 4a a3 3a a2 2a a1 1 + b + b4 4b b3 3b b2 2b b1 1 + 0 (A+B) + 0 (A+B) 当当M=1M=1时，时，执行执行 a a4 4a a3 3a a2 2a a1 1 + + 1 (A-B) + + 1 (A-B)第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 分分析析结结果果表表明明，可可用用一一片片4 4位位二二进进制制并并行行加加法法器器和和4 4个个异或门实现上述逻辑功能。异或门实现上述逻辑功能。 具体实现：具体实现：将将4 4位二进制数位二进制数a a4 4a a3 3a a2 2a a1 1直接加到并行加法

15、器的直接加到并行加法器的A A4 4A A3 3A A2 2A A1 1输入端，输入端，4 4位二进制数位二进制数 b b4 4b b3 3b b2 2b b1 1 分别和分别和M M异或后加到并行加异或后加到并行加法器的法器的 B B4 4B B3 3B B2 2B B1 1 输入端。并将输入端。并将M M同时加到并行加法器的同时加到并行加法器的 C C0 0 端。端。M=0: A=0: Ai i=a=ai i ,B,Bi i=b=bi i , C, C0 0=0=0实现实现a a4 4a a3 3a a2 2a a1 1 + b + b4 4b b3 3b b2 2b b1 1 + 0 (

16、+ 0 (即即A+B)A+B)；M=1: A=1: Ai i=a=ai i ,B,Bi i= , C= , C0 0=1=1，实现实现 a a4 4a a3 3a a2 2a a1 1+ + + 1 + 1 （即（即A-BA-B）。）。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 实现给定功能的逻辑电路图如下：实现给定功能的逻辑电路图如下： 演示演示第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 例例3 3 用用一一个个4 4位位二二进进制制并并行行加加法法器器和和六六个个与与门门设设计计一一个个乘法器，实现乘法器，实现A AB,B,其中其中A = aA =

17、a3 3a a2 2a a1 1 , B = b, B = b2 2b b1 1 。解解 根根据据乘乘数数和和被被乘乘数数的的取取值值范范围围，可可知知乘乘积积范范围围处处在在0 02121之之间间。故故该该电电路路应应有有5 5个个输输出出，设设输输出出用用Z Z5 5Z Z4 4Z Z3 3Z Z2 2Z Z1 1表表示，两数相乘求积的过程如下：示，两数相乘求积的过程如下： 被乘数被乘数 a a3 3 a a2 2 a a1 1 ) ) 乘数乘数 b b2 2 b b1 1 a a3 3b b1 1 a a2 2b b1 1 a a1 1b b1 1 +)+) a a3 3b b2 2 a

18、 a2 2b b2 2 a a1 1b b2 2 乘积乘积 Z Z5 5 Z Z4 4 Z Z3 3 Z Z2 2 Z Z1 1 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 1 1位二进制数乘法位二进制数乘法法法则则和和逻逻辑辑“与与”运运算算法法则则 相相 同同 ， “积积 ”项项a ai ib bj j(i=1(i=1，2 2，3 3；j=1j=1，2)2)可用两输入与门实现。可用两输入与门实现。 对对部部分分积积求求和和可可用用并行加法器实现。并行加法器实现。该该乘乘法法运运算算电电路路可可由由6 6个个两两输输入入与与门门和和1 1个个4 4位位二二进进制制并并行行

19、加加法法器器构构成成。逻逻辑电路图如右图所示。辑电路图如右图所示。 b1b2 F4 F3 F2 F1FC4 74283 C0 A4 A3 A2 A1 B4 B3 B2 B1a3a2a1a3a2a1 0 0 Z5 Z4 Z3 Z2 Z1第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 例例4 4用用4 4位位二二进进制制并并行行加加法法器器设设计计一一个个用用余余3 3码码表表示示的的1 1位十进制数加法器。位十进制数加法器。 解解根据余根据余3 3码的特点，码的特点，两个余两个余3 3码表示的十进制数字码表示的十进制数字相加时，需要对相加结果进相加时，需要对相加结果进行修正。行修

20、正。修正法则是：修正法则是：若相加结果无进位产生，则若相加结果无进位产生，则“和和”需要减需要减3;3;若相加结果有进若相加结果有进位产生，则位产生，则“和和”需要加需要加3 3。 据据此此，可可用用两两片片4 4位位二二进进制制并并行行加加法法器器和和一一个个反反相相器器实实现现给给定定功功能，逻辑电路如右图所示。能，逻辑电路如右图所示。 图图中中，片片用用来来对对两两个个1 1位位十十进进制制数数的的余余3 3码码进进行行相相加加，片片用来对相加结果进行修正。用来对相加结果进行修正。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 7.1.2 7.1.2 译码器和编码器译码器

21、和编码器 译译码码器器的的功功能能是是对对具具有有特特定定含含义义的的输输入入代代码码进进行行“翻翻译译”，将其转换成相应的输出信号。，将其转换成相应的输出信号。 译译码码器器(Decoder)(Decoder)和和编编码码器器(Encoder)(Encoder)是是数数字字系系统统中中广广泛泛使用的多输入多输出组合逻辑部件。使用的多输入多输出组合逻辑部件。 一、译码器一、译码器 译译码码器器的的种种类类很很多多，常常见见的的有有二二进进制制译译码码器器、二二- -十十进进制译码器和数字显示译码器。制译码器和数字显示译码器。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 1

22、1二进制译码器二进制译码器 二进制译码器一般具有二进制译码器一般具有n n个输入端、个输入端、2 2n n个输出端和个输出端和 一个一个( (或多个或多个) )使能输入端；使能输入端； （1 1）定义）定义 二进制译码器：二进制译码器：能将能将n n个输入变量变换成个输入变量变换成2 2n n个输出函个输出函数，且输出函数与输入变量构成的最小项具有对应关系的数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。一种多输出组合逻辑电路。 （2 2）特点）特点 使能输入端为有效电平时，对应每一组输入代码，使能输入端为有效电平时，对应每一组输入代码， 仅一个输出端为有效电平，其余

23、输出端为无效电平仅一个输出端为有效电平，其余输出端为无效电平 （值与有效电平相反（值与有效电平相反) )。 有效电平可以是高电平有效电平可以是高电平( (称为高电平译码称为高电平译码) )，也可以，也可以 是低电平是低电平( (称为低电平译码称为低电平译码) )。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 （3 3）组成）组成 由由逻逻辑辑门门组组成成，通通常常可可分分为为一一级级译译码码和和多多级级译译码码等结构。等结构。 什么是一级译码？什么是多级译码？什么是一级译码？什么是多级译码？ 以以3-83-8线译码器，线译码器， 4-16 4-16线译码器为例！线译码器为例

24、！第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 常常见见的的MSIMSI二二进进制制译译码码器器有有2-42-4线线(2(2输输入入4 4输输出出) )译译码码器器、3-83-8线线(3(3输入输入8 8输出输出) )译码器和译码器和4-164-16线线(4(4输入输入1616输出输出) )译码器等。译码器等。 图图(a)(a)、(b)(b)所所示示分分别别是是7413874138型型3-83-8线线译译码码器器的的管管脚脚排排列列图图和和逻辑符号。逻辑符号。 (4) (4) 典型芯片典型芯片 图中，图中， A A2 2、A A1 1、A A0 0 - - 输入端；输入端；

25、- - 输出端；输出端； - - 使能端使能端。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 7413874138译码器真值表译码器真值表0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1

26、1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 0 0 0 01 0 0 0 01 0 0 0 11 0 0 0 11 0 0 1 01 0 0 1 01 0 0 1 1 1 0 0 1 1 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1 0 d d d d 0 d d d d d 1 d d d d 1 d d d 输输 出出 输输 入

27、入 S S1 1 A A2 2 A A1 1 A A0 0 可可见见，当当 时，无无论A A2 2、A A1 1和和A A0 0取取何何值，输出出 中有且中有且仅有一个有一个为0(0(低低电平有效平有效) )，其余都是，其余都是1 1。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2二二- -十进制译码器十进制译码器 功能：功能：将将4 4位位BCDBCD码的码的1010组代码翻译成组代码翻译成1010个十进制数字符号对应的输出信号。个十进制数字符号对应的输出信号。 例例如如，常常用用芯芯片片74427442是是一一个个将将84218421码码转转换换成成十十进进制制数

28、数字字的的译译码码器器，其其输输入入A A3 3A A0 0为为84218421码码，输输出出 分分别别代代表表十十进进制制数数字字0 09 9。芯芯片片引引脚图和逻辑符号如下。脚图和逻辑符号如下。 该该译译码码器器的的输输出出为为低低电电平平有有效效。其其次次，对对于于84218421码码中中不不允允许许出出现现的的6 6个个非非法法码码(1010(10101111)1111)，译译码码器器输输出出端端 均均无无低低电电平平信信号号产产生生，即即译码器对这译码器对这6 6个非法码拒绝翻译。个非法码拒绝翻译。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 功功能能: :数数字

29、字显显示示译译码码器器是是驱驱动动显显示示器器件件( (如如荧荧光光数数码码管管、液液晶晶数数码码管管等等) )的的核核心心部部件件，它它可可以以将将输输入入代代码码转转换换成成相相应应数数字，并在数码管上显示出来。字，并在数码管上显示出来。 3 3数字显示译码器数字显示译码器 常常用用的的数数字字显显示示译译码码器器有有器器七七段段数数字字显显示示译译码码器器和和八八段段数字显示译码器。数字显示译码器。 例例如如，中中规规模模集集成成电电路路74LS4774LS47，是是一一种种常常用用的的七七段段显显示示译译码码器器，该该电电路路的的输输出出为为低低电电平平有有效效，即即输输出出为为0 0

30、时时，对对应应字字段段点点亮亮；输输出出为为1 1时时对对应应字字段段熄熄灭灭。该该译译码码器器能能够够驱驱动动七七段段显显示示器器显显示示0 01515共共1616个个数数字字的的字字形形。输输入入A A3 3、A A2 2、A A1 1和和A A0 0接接收收4 4位位二二进进制制码码，输输出出a a、b b、c c、d d、e e、f f和和g g分分别别驱驱动动七七段段显显示示器器的的a a、b b、c c、d d、e e、f f和和g g段。段。 ( (教材中给出的教材中给出的74LS4874LS48的输出为高电平有效！的输出为高电平有效！) )第七章第七章 中规模通用集成电路及应用

31、中规模通用集成电路及应用 七七段段译译码码显显示示原原理理图图如如图图(a)(a)所所示示，图图(b)(b)给给出出了了七七段段显示笔画与显示笔画与0 01515共共1616个数字的对应关系。个数字的对应关系。 74477447演示演示第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 译译码码器器在在数数字字系系统统中中的的应应用用非非常常广广泛泛，典典型型用用途途是是实实现现存存储储器器的的地地址址译译码码、控控制制器器中中的的指指令令译译码码、代代码码翻翻译译、显显示示译译码码等等。除除此此之之外外，还还可可用用译译码码器器实实现现各各种种组组合合逻逻辑辑功功能能。下下面面举

32、举例说明在逻辑设计中的应用。例说明在逻辑设计中的应用。 例例1 1 用译码器用译码器7413874138和适当的与非门实现全减器的功能。和适当的与非门实现全减器的功能。 全减器全减器：能实现对被减数、减数及来自相邻低位的借位进能实现对被减数、减数及来自相邻低位的借位进行减法运算，产生本位差及向高位借位的逻辑电路。行减法运算，产生本位差及向高位借位的逻辑电路。解解 令：令：被减数用被减数用A Ai i表示、减数用表示、减数用B Bi i表示、来自低位的借位表示、来自低位的借位用用G Gi-1i-1表示、差用表示、差用D Di i表示、向相邻高位的借位用表示、向相邻高位的借位用G Gi i表示。框

33、图：表示。框图： 4 4应用举例应用举例 差差D Di i向高位向高位借位借位G Gi i全全 减减 器器被减数被减数A Ai i减数减数B Bi i低位借位低位借位G Gi-1i-1第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 全减器真值表全减器真值表 1 01 0 0 00 0 0 00 0 1 11 1 1 0 01 0 0 1 0 11 0 1 1 1 01 1 0 1 1 11 1 1 0 00 0 1 11 1 1 11 1 0 10 1 0 0 00 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 输输 出出 D Di i G Gi i

34、 输输 入入 A Ai i B Bi i G Gi-1i-1 输输 出出 D Di i G Gi i 输输 入入 A Ai i B Bi i G Gi-1i-1 由由真值表可写出差数真值表可写出差数D Di i和借位和借位G Gi i的逻辑表达式为：的逻辑表达式为：根根据据全全减减器器的的功功能能，可可得得到到全全减减器器的的真真值值表表如如下表所示。下表所示。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 用用译译码码器器7413874138和和与与非非门门实实现现全全减减器器功功能能时时，只只需需将将全全减减器器的的输输入入变变量量A Ai i B Bi i G Gi-1

35、i-1依依次次与与译译码码器器的的输输入入A A2 2、A A1 1、A A0 0相相连连接接，译译码码器器使使能能输输入入端端 接接固固定定工工作作电电平平，便便可可在在译码器输出端得到输入变量的最小项之译码器输出端得到输入变量的最小项之“非非”。 根根据据全全减减器器的的输输出出函函数数表表达达式式，将将相相应应最最小小项项的的“非非”送送至至与与非非门门输输入入端端，便便可可实实现现全全减减器器的的功功能能。逻逻辑辑电电路路图图如如下图所示。下图所示。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 例例2 2 用译码器和与非门实现逻辑函数用译码器和与非门实现逻辑函数 F

36、(A,B,C,D)=m(2,4,6,8,10,12,14) F(A,B,C,D)=m(2,4,6,8,10,12,14) 解解 给给定定的的逻逻辑辑函函数数有有4 4个个逻逻辑辑变变量量，显显然然可可采采用用上上例例类类似的方法用一个似的方法用一个4-164-16线的译码器和与非门实现。线的译码器和与非门实现。 能能！只只要要充充分分利利用用译译码码器器的的使使能能输输入入端端，便便可可用用3-83-8线线译码器实现译码器实现4 4变量逻辑函数。变量逻辑函数。 方方法法：用用译译码码器器的的一一个个使使能能端端作作为为变变量量输输入入端端，将将两两个个3-83-8线译码器扩展成线译码器扩展成4

37、-164-16线译码器。具体如下：线译码器。具体如下： （1 1）将给定函数变换为：）将给定函数变换为： 能否用能否用3-83-8译译码器实现呢？码器实现呢？ 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 （2 2）将将逻逻辑辑变变量量B B、C C、D D分分别别接接至至片片和和片片的的输输入入端端A A2 2、A A1 1、A A0 0，逻逻辑辑变变量量A A接接至至片片的的使使能能端端 和和片片的的使使能能端端S S1 1。 逻辑电路图如逻辑电路图如下图所示。下图所示。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 类类型型：编编码码器器按按照照被被编

38、编信信号号的的不不同同特特点点和和要要求求，有有各各种种不不同同的的类类型型，最最常常见见的的有有二二- -十十进进制制编编码码器器( (又又称称十十进制进制-BCD-BCD码编码器码编码器) )和和优先编码器。优先编码器。 功功能能：编编码码器器的的功功能能恰恰好好与与译译码码器器相相反反，是是对对输输入入信信号号按按一一定定规规律律进进行行编编排排，使使每每组组输输出出代代码码具具有有其其特特定定的含义。的含义。 二、编码器二、编码器 1 1二二- -十进制编码器十进制编码器 (1) (1) 功能：功能：将十进制数字将十进制数字0 09 9分别编码成分别编码成4 4位位BCDBCD码。码。

39、 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 这这种种编编码码器器由由1010个个输输入入端端代代表表1010个个不不同同数数字字，4 4个个输输出出端代表相应端代表相应BCDBCD代码。结构框图如下代码。结构框图如下： (2)(2)结构框图结构框图二十进制编码器09BCD码 注意：注意：二二- -十进制编十进制编码器的输入信号是互斥的，码器的输入信号是互斥的，即任何时候只允许一个输即任何时候只允许一个输入端为有效信号。入端为有效信号。 最常见的有最常见的有84218421码编码器，例如，按键式码编码器，例如，按键式84218421码编码器。码编码器。第七章第七章 中规模通

40、用集成电路及应用中规模通用集成电路及应用 按键式按键式84218421码编码器结构如下：码编码器结构如下： 图图中中，I I0 0I I9 9代代表表1010个个按按键键，ABCDABCD为为代代码码输输出出端端，当当按按下下某某一一输输入入键键时时，在在ABCDABCD输输出出相相应应的的84218421码码。图图中中，S S为为使使用用输输出出标标志志，当当按按下下I I0 0I I9 9中中任一个键时，任一个键时，S S为为1 1，表示输出有效，否则，表示输出有效，否则S S为为0 0，表示输出无效。，表示输出无效。 常用的常用的BCDBCD码编码器中规模集成电路芯片有码编码器中规模集成

41、电路芯片有7414774147等。等。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2优先编码器优先编码器(1) (1) 功功能能：识识别别输输入入信信号号的的优优先先级级别别，选选中中优优先先级级别别最最高的一个进行编码，实现优先权管理。高的一个进行编码，实现优先权管理。 优优先先编编码码器器是是数数字字系系统统中中实实现现优优先先权权管管理理的的一一个个重重要要逻逻辑辑部部件件。它它与与上上述述二二- -十十进进制制编编码码器器的的最最大大区区别别是是，优优先先编编码码器器的的各各个个输输入入不不是是互互斥斥的的，它它允允许许多多个个输输入入端端同同时时为为有效信号

42、。有效信号。优优先先编编码码器器的的每每个个输输入入具具有有不不同同的的优优先先级级别别，当当多多个个输输入入信信号号有有效效时时，它它能能识识别别输输入入信信号号的的优优先先级级别别，并并对对其其中优先级别最高的一个进行编码，产生相应的输出代码。中优先级别最高的一个进行编码，产生相应的输出代码。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (2) (2) 典型芯片典型芯片 常见常见MSIMSI优先编码器优先编码器74LS14874LS148的管脚排列图和逻辑符号。的管脚排列图和逻辑符号。 特性：特性： 输入和输出的有效工作电平均为低电平输入和输出的有效工作电平均为低电平。

43、 在输入端中，下角标号码越大的优先级越高。在输入端中，下角标号码越大的优先级越高。 图中中， 为8 8个个输入入端端， 为3 3位位二二进制制码输出出，因因此此，称它称它为8-38-3线优先先编码器，器，第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 、O OS S、 用于工作状态选择和用于工作状态选择和容量扩展。容量扩展。 为为工工作作状状态态选选择择端端( (或或称称允允许许输输入入端端) )，当当 = = 0 0时时，编编码码器器工工作作，反反之之不不进进行行编编码码工工作作；O OS S为为允允许许输输出出端端，当当允允许许编编码码( (即即 =0)=0)而而无无信信号

44、号输输入入时时，O OS S为为0 0。 为为编编码码群群输输出出端端，当当不不允允许许编编码码( (即即 =1)=1)，或或者者虽虽允允许许编编码码( ( =0)=0)但但无无信信号号输输入入( (即即 均均为为1)1)时时, , 为为1 1。换换而而言言之之，允许编码且有信号输入允许编码且有信号输入( (即即 中至少有一个为中至少有一个为0)0)时，时， 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 74LS14874LS148真值表真值表 1 1 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 10 0 0 0 1 0 0 1 0

45、10 0 1 0 1 0 1 0 0 10 1 0 0 1 0 1 1 0 10 1 1 0 1 1 0 0 0 11 0 0 0 1 1 0 1 0 11 0 1 0 1 1 1 0 0 11 1 0 0 1 1 1 1 0 11 1 1 0 1 1 d d d d d d d d 1 d d d d d d d d 0 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 1 0 d d d d d d d 0 d d d d d d d 0 0 0 d d d d d d 0 d d d d d d 0 0 1 1 0 d d d d d 0 d d d d d 0 0 1 1

46、1 1 0 d d d d 0 d d d d 0 0 1 1 1 1 1 1 0 d d d 0 d d d 0 0 1 1 1 1 1 1 1 1 0 d d 0 d d 0 0 1 1 1 1 1 1 1 1 1 1 0 d 0 d 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 输输 出出输输 入入 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 例例 用用优优先先编编码码器器74LS14874LS148设设计计一一个个能能裁裁决决1616级级不不同同中中断断请求的中断优先编码器。请求的中断

47、优先编码器。 3 3应用举例应用举例 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 用两片用两片74LS14874LS148实现给定功能的逻辑图如右下图所示。实现给定功能的逻辑图如右下图所示。 图图中中，中中断断优优先先编编码码器器的的允允许许输输入入端端 接接片片的的 端端。当当 为为0 0时，片时，片处于工作状态。处于工作状态。 若若高高8 8级级有有中中断断请请求求信信号号，则则其其输输出出O OS S为为1 1，O OS S接接到到片片的的I IS S端端，使使片片不不工工作作，其其输输出出均均为为1 1，此此时时中中断断优优先先编编码码器器对对高高8 8级级中中断断

48、请请求求信信号号中中优优先先级级最最高高的的中中断断请请求求信号进行编码；信号进行编码； 若若高高8 8级级无无中中断断请请求求信信号号，则则片片输输出出O OS S为为0 0，使使片片的的I IS S为为0 0，片片处处于于工工作作状状态态，实实现现对对低低8 8级级中中优优先先级级最最高高中中断断请请求求信信号号进进行行编码。编码。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 7.1.3 7.1.3 多路选择器和多路分配器多路选择器和多路分配器 多多路路选选择择器器和和多多路路分分配配器器是是数数字字系系统统中中常常用用的的中中规规模模集集成成电电路路。其其基基本本功功能

49、能是是完完成成对对多多路路数数据据的的选选择择与与分分配配、在在公公共共传传输输线线上上实实现现多多路路数数据据的的分分时时传传送送。此此外外，还还可可完完成成数数据据的的并并串串转转换换、序序列列信信号号产产生生等等多多种种逻逻辑辑功功能能以以及及实实现各种逻辑函数功能。现各种逻辑函数功能。多多路路选选择择器器又又称称数数据据选选择择器器或或多多路路开开关关，常常用用MUXMUX表表示示。它是一种多路输入、单路输出的组合逻辑电路。它是一种多路输入、单路输出的组合逻辑电路。 一、多路选择器一、多路选择器(Multiplexer)(Multiplexer) 第七章第七章 中规模通用集成电路及应用

50、中规模通用集成电路及应用 1 1逻辑特性逻辑特性 (1) (1) 逻逻辑辑功功能能：从从多多路路输输入入中中选选中中某某一一路路送送至至输输出出端端，输输出出对对输输入入的的选选择择受受选选择择控控制制量量控控制制。通通常常，一一个个具具有有2 2n n路路输输入入和和一一路路输输出出的的多多路路选选择择器器有有n n个个选选择择控控制制变变量量，控控制制变变量的每种取值组合对应选中一路输入送至输出。量的每种取值组合对应选中一路输入送至输出。 (2) (2) 构成思想构成思想 多路选择器的构成思想相当于一个单刀多掷开关，即多路选择器的构成思想相当于一个单刀多掷开关，即输入输入 输出输出 第七章

51、第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2典型芯片典型芯片 常见的多路选择器有常见的多路选择器有4 4路、路、8 8路和路和1616路选择器。路选择器。 (1) (1) 四路数据选择器四路数据选择器7415374153 图图(a)(a)、(b)(b)是是型型号号为为7415374153的的双双4 4路路选选择择器器的的管管脚脚排排列列图图和和逻逻辑辑符符号号。该该芯芯片片中中有有两两个个4 4路路选选择择器器。其其中中，D D0 0D D3 3为为数数据输入端；据输入端；A A1 1、A A0 0为选择控制端；为选择控制端；Y Y为输出端；为输出端；G G为使能端。为使能

52、端。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (2)(2)四路数据选择器四路数据选择器7415374153的功能表的功能表 7415374153的的功能表功能表 D0 D1 D2 D3 D0 d d dd D1 d d d d D2 d d d d D3 0 0 0 1 1 0 1 1 输 出 Y 数 据 输 入 D0 D1 D2 D3 选择控制输入 A1 A (3) 74153(3) 74153的输出函数表达式的输出函数表达式 式式中中，m mi i为为选选择择变变量量A A1 1、A A0 0组组成成的的最最小小项项，D Di i为为i i端端的的输输入入数数据据，

53、取值等于取值等于0 0或或1 1。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 类似地，可以写出类似地，可以写出2 2n n路选择器的输出表达式路选择器的输出表达式为为 式式中中，m mi i为为选选择择控控制制变变量量A An-1n-1，A An-2n-2，A A1 1，A A0 0组组成成的的最最小项；小项；D Di i为为2 2n n路输入中的第路输入中的第i i路数据输入，取值路数据输入，取值0 0或或1 1。 3 3应用举例应用举例 多多路路选选择择器器除除完完成成对对多多路路数数据据进进行行选选择择的的基基本本功功能能外外，在逻辑设计中主要用来实现各种逻辑函数功

54、能。在逻辑设计中主要用来实现各种逻辑函数功能。 ( (1) 1) 用具有用具有n n个选择变量的多路选择器实现个选择变量的多路选择器实现n n个变量函数个变量函数 分三种情况讨论：分三种情况讨论： 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 一般方法：一般方法： 将将函函数数的的n n个个变变量量依依次次连连接接到到MUXMUX的的n n个个选选择择变变量量端端，并并将将函函数数表表示示成成最最小小项项之之和和的的形形式式。若若函函数数表表达达式式中中包包含含最最小小项项m mi i，则相应，则相应MUXMUX的的DiDi接接1 1，否则，否则DiDi接接0 0。 例例1

55、1 用多路选择器实现以下逻辑函数的功能：用多路选择器实现以下逻辑函数的功能： F(A,B,C)=m(2,3,5,6) F(A,B,C)=m(2,3,5,6) 解解 由于给定函数为一个三变量函数故可采用由于给定函数为一个三变量函数故可采用8 8路数据选路数据选择器实现其功能，假定采用择器实现其功能，假定采用8 8路数据选择器路数据选择器7415274152实现。实现。 方方案案：将将变变量量A A、B B、C C依依次次作作为为8 8路路数数据据选选择择器器的的选选择择变变量，令量，令8 8路数据选择器的路数据选择器的 D D0 0=D=D1 1=D=D4 4=D=D7 7=0=0，而，而D D

56、2 2=D=D3 3=D=D5 5=D=D6 6=1=1即可。即可。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 可通过比较可通过比较8 8路数据选择器路数据选择器的输出表达式的输出表达式和给定函数表达和给定函数表达式得到验证。式得到验证。 据据此此可可作作出出用用8 8路路选选择择器器实实现现给给定定函函数数的的逻逻辑辑电电路路图图，如下图所示。如下图所示。 上上述述方方案案给给出出了了用用具具有有n n个个选选择择控控制制变变量量的的多多路路选选择择器器实实现现n n个变量函数的一般方法个变量函数的一般方法。 是否正确是否正确？第七章第七章 中规模通用集成电路及应用中规模

57、通用集成电路及应用 逻辑函数逻辑函数F F的表达式为的表达式为 比比 较较 上上 述述 两两 个个 表表 达达 式式 可可 知知 ： 要要 使使 Y=FY=F， 只只 需需 令令A A2 2=A,A=A,A1 1=B,A=B,A0 0=C=C且且D D0 0=D=D1 1=D=D4 4=D=D7 7=0=0，而，而D D2 2=D=D3 3=D=D5 5=D=D6 6=1=1即可。即可。八路数据选择器的输出函数表达式为：八路数据选择器的输出函数表达式为：第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (2) (2) 用用具具有有n n个个选选择择控控制制变变量量的的多多路路选选

58、择择器器实实现现n+1n+1个个变量的函数变量的函数 一一般般方方法法：从从函函数数的的n+1n+1个个变变量量中中任任选选n n个个作作为为MUXMUX的的选选择控制变量，并根据所选定的选择控制变量将函数变换成择控制变量，并根据所选定的选择控制变量将函数变换成的的形形式式 ，以以确确定定各各数数据据输输入入D Di i。假假定定剩剩余余变变量量为为X X，则则D Di i的的取值只可能是取值只可能是0 0、1 1、 或或 四者之一。四者之一。 例例2 2 假定采用假定采用4 4路数据选择器实现逻辑函数路数据选择器实现逻辑函数 F(A,B,C)=m(2,3,5,6) F(A,B,C)=m(2,

59、3,5,6) 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 解解：首首先先从从函函数数的的3 3个个变变量量中中任任选选2 2个个作作为为选选择择控控制制变变量，然后再确定选择器的数据输入。量，然后再确定选择器的数据输入。 假假定定选选A A、B B与与选选择择控控制制端端A A1 1、A A0 0相相连连，则则可可将将函函数数F F的的表达式表示成如下形式：表达式表示成如下形式： 显显然然，要要使使4 4路路选选择择器器的的输输出出W W与与函函数数F F相相等等，只只需需 、 、 、 。据据此此，可可作作出出用用4 4路路选选择择器器7415374153实现给定函数功能的

60、逻辑电路图实现给定函数功能的逻辑电路图。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 据此，可作出实现给定函数功能的逻辑电路如下图所示。据此，可作出实现给定函数功能的逻辑电路如下图所示。 可见，可见，选择控制变量不同，将使数据输入不同。选择控制变量不同，将使数据输入不同。可将函数可将函数F F的表达式表示成如下形式：的表达式表示成如下形式： 假假定定选选择择A A、C C与与选选择择控控制制端端A A1 1、A A0 0相相连连，数数据端如何？据端如何？第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 当函数的变量数比当函数的变量数比MUXMUX的选择控制变量数

61、多两个以上时，的选择控制变量数多两个以上时，一般需要加适当的逻辑门辅助实现。一般需要加适当的逻辑门辅助实现。 (3) (3) 用具有用具有n n个选择控制变量的多路选择器实现个选择控制变量的多路选择器实现n+1n+1个以个以上变量的函数上变量的函数 例例3 3 用用4 4路选择器实现路选择器实现4 4变量逻辑函数变量逻辑函数 F(A,B,C,D)=m(1,2,4,9, 10,11,12,14,15)F(A,B,C,D)=m(1,2,4,9, 10,11,12,14,15)的逻辑功能的逻辑功能。 解解 用用4 4路选择器实现该函数时，应从路选择器实现该函数时，应从函数的函数的4 4个变量中个变量

62、中选出选出2 2个作为个作为MUXMUX的选择控制变量。原则上讲，这种选择是任的选择控制变量。原则上讲，这种选择是任意的，但选择合适时可使设计简化。意的，但选择合适时可使设计简化。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 选用变量选用变量A A和和B B作为选择控制变量作为选择控制变量 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 选用变量选用变量C C和和D D作为选择控制变量作为选择控制变量 由由上上述述可可见见，用用n n个个选选择择控控制制变变量量的的MUXMUX实实现现n+2n+2个个以以上上变变量量的的函函数数时时，MUXMUX的的数数据据

63、输输入入函函数数D Di i一一般般是是2 2个个或或2 2个个以以上上变变量量的的函函数数。函函数数D Di i的的复复杂杂程程度度与与选选择择控控制制变变量量的的确确定定相相关关，只只有有通通过过对各种方案的比较，才能从中得到最简单而且经济的方案。对各种方案的比较，才能从中得到最简单而且经济的方案。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 解解 假假定定选选取取函函数数变变量量A A、B B作作为为MUXMUX的的选选择择控控制制变变量量A A1 1、A A0 0，可对，可对F F1 1、F F2 2作如下变换。作如下变换。 例例4 4 用用一一片片双双4 4路路选

64、选择择器器7415374153实实现现4 4变变量量多多输输出出函函数数。 函数表达式为函数表达式为 F F1 1(A,B,C,D)=m(0,1,5,7,10,13,15)(A,B,C,D)=m(0,1,5,7,10,13,15) F F2 2(A,B,C,D)=m(8,10,12,13,15) (A,B,C,D)=m(8,10,12,13,15) 注意选择变量一致！？注意选择变量一致！？第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 若若令令7415374153的的1Y=F1Y=F1 1，2Y=F2Y=F2 2，则则根根据据变变换换后后的的表表达达式式可可确定个数据输入端的值

65、如下：确定个数据输入端的值如下： ;第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 ; 实实现现函函数数F F1 1和和F F2 2的的电电路路连连接接图图如如右图所示。右图所示。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 二、多路分配器二、多路分配器(Demultiplexer)(Demultiplexer) 多路分配器又称数据分配器，常用多路分配器又称数据分配器，常用DEMUXDEMUX表示。表示。多路分配器的结构与多路选择器正好相反，它是一种多路分配器的结构与多路选择器正好相反，它是一种单输入、多输出组合逻辑部件，由选择控制变量决定输入单输入、多输出

66、组合逻辑部件，由选择控制变量决定输入从哪一路输出。从哪一路输出。如图所示为如图所示为4 4路分配器的逻辑符号。路分配器的逻辑符号。 图中，图中，D D为数据输入端，为数据输入端，A A1 1、A A0 0为选择控制输为选择控制输入端，入端，f f0 0 f f3 3为数据输为数据输出端。出端。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 四路分配器功能表四路分配器功能表 D 0 0 0D 0 0 0 0 D 0 00 D 0 0 0 0 D 00 0 D 0 0 0 0 D0 0 0 D 0 00 0 0 10 1 1 01 0 1 11 1 f f0 0 f f1 1 f

67、f2 2 f f3 3 A A1 1 A A0 0 4 4路分配器的输出表达式为路分配器的输出表达式为 式中，式中，m mi i(i=0(i=03)3)是选择控制变量的是选择控制变量的4 4个最小项。个最小项。 ；第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 逻辑设计时可以灵活使用这些电路实现各种逻辑功能。逻辑设计时可以灵活使用这些电路实现各种逻辑功能。 多多路路分分配配器器常常与与多多路路选选择择器器联联用用，以以实实现现多多通通道道数数据据分分时时传传送送。例例如如，利利用用一一根根数数据据传传输输线线分分时时传传送送8 8路路数数据据的的示示意意图图如如下下图图所所示示

68、。图图中中，在在公公共共选选择择控控制制变变量量ABCABC的的控控制制下下，分分时时实现实现D Di if fi i的传送的传送(i=0(i=07)7)。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 解解 设比较的两个设比较的两个3 3位二进制数分别为位二进制数分别为ABCABC和和XYZXYZ，将译，将译码码器器和和多多路路选选择择器器按按图图所所示示进进行行连连接接，即即可可实实现现ABCABC和和XYZXYZ的等值比较。的等值比较。 例例4 4 用用8 8路路选选择择器器和和3-83-8线线译译码码器器构构造造一一个个3 3位位二二进进制制数数等值比较器。等值比较器

69、。 图中，图中，若若ABC=XYZABC=XYZ，则多路选择器的输出则多路选择器的输出F=0F=0，否则，否则F=1F=1。用类似方法，采用用类似方法，采用合适的译码器和多路合适的译码器和多路选择器可构成多位二选择器可构成多位二进制数比较器。进制数比较器。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 数字系统中最典型的时序逻辑电路是数字系统中最典型的时序逻辑电路是计数器计数器和和寄存器寄存器。由于计数器和寄存器的应用十分广泛，所以，被制作成由于计数器和寄存器的应用十分广泛，所以，被制作成中规模集成电路的定型产品供用户选用。要求在掌握外部特中规模集成电路的定型产品供用户选用。要

70、求在掌握外部特性后，根据需要对器件进行合理选择、灵活使用。性后，根据需要对器件进行合理选择、灵活使用。 7.2.1 7.2.1 计数器计数器 一、一、概述概述 1 1什么是计数器？什么是计数器？广义地说，计数器是一种能在输入信号作用下依次通过广义地说，计数器是一种能在输入信号作用下依次通过预定状态的时序逻辑电路。预定状态的时序逻辑电路。 就就常用的集成电路计数产品而言，可以对其定义如下：常用的集成电路计数产品而言，可以对其定义如下：计计数数器器：是是一一种种对对输输入入脉脉冲冲进进行行计计数数的的时时序序逻逻辑辑电电路路，计数的脉冲信号称作计数的脉冲信号称作“计数脉冲计数脉冲”。 7.2 7.

71、2 常用中规模时序逻辑电路常用中规模时序逻辑电路 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2计数器的种类计数器的种类 计数器的种类很多，通常有不同的分类方法。计数器的种类很多，通常有不同的分类方法。(1)(1)按工作方式按工作方式可分为同步计数器和异步计数器；可分为同步计数器和异步计数器； (2)(2)按按进进位位制制可可分分为为二二进进制制计计数数器器、十十进进制制计计数数器器和和任任意意进制计数器；进制计数器； (3)(3)按按功功能能又又可可分分为为加加法法计计数数器器、减减法法计计数数器器和和加加/ /减减可可逆逆计数器等。计数器等。 3 3功能功能 一般具

72、有计数、保存、清除、预置等功能。一般具有计数、保存、清除、预置等功能。计计数数器器中中的的“数数”是是用用触触发发器器的的状状态态组组合合来来表表示示的的。计计数数器器在在运运行行时时，所所经经历历的的状状态态是是周周期期性性的的，总总是是在在有有限限个个状状态态中中循环，通常循环，通常将一次循环所包含的状态总数称为计数器的将一次循环所包含的状态总数称为计数器的“模模”。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 1 17419374193的管脚排列图及逻辑符号的管脚排列图及逻辑符号 二、二、典型芯片典型芯片 -四位二进制同步可逆计数器四位二进制同步可逆计数器7419374

73、193 74193 74193管脚排列图及逻辑符号分别如图管脚排列图及逻辑符号分别如图(a)(a)、(b)(b)所示。所示。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2引脚功能引脚功能 引脚名称引脚名称功能说明功能说明输输入入端端CLRDCBACPU CPD 清除清除预置控制预置控制预置初值预置初值累加计数脉冲（正脉冲）累加计数脉冲（正脉冲）累减计数脉冲（正脉冲）累减计数脉冲（正脉冲）输输出出端端QDQCQBQA计数值计数值进位输出脉冲（负脉冲）进位输出脉冲（负脉冲）借位输出脉冲（负脉冲）借位输出脉冲（负脉冲）第七章第七章 中规模通用集成电路及应用中规模通用集成电路

74、及应用 3 3功能表功能表 表中，CLR为高电平，计数器清“0”； 为低电平，计数器预置D、C、B、A输入值；计数脉冲由CPU 端输入时，累加计数；计数脉冲由CPD端输入时，累减计数。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 1 1构成模小于构成模小于1616的的计数器数器 通通过过利利用用计计数数器器的的清清除除、预预置置等等功功能能，可可以以很很方方便便地地实现模小于实现模小于1616的计数器。的计数器。 例如例如 用用7419374193构成模构成模1010加法计数器。加法计数器。 解解 假假设设计计数数器器的的初初始始状状态态为为Q Q3 3Q Q2 2Q Q1

75、 1Q Q0 0 = = 00000000，其其状状态态变变化序列如下：化序列如下： 0000 0001 0010 0011 01000000 0001 0010 0011 0100 1001 1000 0111 0110 01011001 1000 0111 0110 0101 三三、7419374193应用用举例例 7419374193的的模模为为1616。在在实实际际应应用用中中，可可根根据据需需要要用用7419374193构构成模小于成模小于1616或大于或大于1616的计数器的。的计数器的。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 根根据据7419374193

76、的的功功能能表表，实实现现模模1010加加法法器器功功能能的的逻逻辑辑电电路路可可用用右右图所示。图所示。 图图中中， 和和CPCPD D接接逻逻辑辑1 1，CPCPU U接接计计数数脉脉冲冲CPCP，7419374193工工作作在累加计数状态。在累加计数状态。 为什么为什么在在“10101010”时清时清0 0呢？呢？ 注注意意：当当计计数数器器输输出出由由10011001变变为为10101010时时，图图中中与与门门输输出出为为1 1，该该信信号号接接至至清清除除端端CLRCLR，计计数数器器状状态态立立即即变变为为00000000，当当下下一一个个计计数数脉脉冲冲到到达达时时，再再由由0

77、000000100000001，继继续续进进行行加加1 1计数。计数。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 例例: : 用两片用两片7419374193构成模构成模(147)(147)1010的加法计数器。的加法计数器。 解解 设设计计数数器器状状态态变变化化序序列列为为(0)(0)1010(146)(146)1010，当当计计数数器器状状态态由由(146)(146)1010变变为为(147)(147)1010（即即(10010011)(10010011)2 2 ）时时，令令其其回回到到(0)(0)1010状态。状态。 根根据据7419374193的的功功能能，可可

78、构构造造出出模模(147)(147)1010 加加法法计计数数器器的的逻逻辑电路图。辑电路图。2 2构成模大于构成模大于1616的计数器的计数器 利利用用计计数数器器的的进进位位输输出出或或借借位位输输出出脉脉冲冲作作为为计计数数脉脉冲冲，可可将将多多个个4 4位位计计数数器器进进行行级级联联，并并恰恰当当地地使使用用预预置置、清清除除等等功功能能，构成模大于构成模大于1616的任意进制计数器。的任意进制计数器。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 模模(147)(147)1010 加法计数器的逻辑电路加法计数器的逻辑电路如下图所示。如下图所示。 图中，片图中，片和

79、片和片的的CPCPD D端端 均接均接1 1，C Cr r端为清除控制端。端为清除控制端。计数脉冲由片计数脉冲由片的的CPCPU U端输入，片端输入，片的进位输出脉冲的进位输出脉冲 经反相经反相后作为片后作为片的计数脉冲。的计数脉冲。 工作时先将计数器清零，工作时先将计数器清零，然后在计数脉冲作用下开始加然后在计数脉冲作用下开始加1 1计数，当计数器状态计数，当计数器状态Q Q7 7Q Q6 6Q Q5 5Q Q4 4Q Q3 3Q Q2 2Q Q1 1Q Q0 0=10010011=10010011时，产生一个时，产生一个高电平，将计数器清零，实现模高电平，将计数器清零，实现模147147加

80、法计数。加法计数。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 1 17429074290的引脚图和逻辑符号的引脚图和逻辑符号 芯芯片片内内部部包包括括4个个主主从从JK触触发发器器。触触发发器器0构构成成模模2计计数数器器，计计数数脉脉冲冲由由CPA提供；提供；触发器触发器13组成异步模组成异步模5计数器计数器，计数脉冲由，计数脉冲由CPB提供。提供。 芯芯片片共共有有6个个输输入入和和4个个输输出出。其其中中，R0A、R0B为为清清零零输输入入信信号号，高高电电平平有有效效；R9A、R9B为为置置9（即即二二进进制制1001）输输入入信信号号，高高电电平平有有效效；CP

81、A、CPB为计数脉冲信号；为计数脉冲信号；QD、QC、QB、QA为数据输出信号。为数据输出信号。 四、四、集成异步计数器集成异步计数器 最最常常用用的的中中规规模模异异步步时时序序逻逻辑辑器器件件有有二二五五十十进进制制加加法法计数器计数器74290等集成器件。等集成器件。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 27429074290的功能的功能 （1 1）异异步步清清零零功功能能：当当R R9A9AR R9B9B=0=0且且R R0A0A=R=R0B0B=1=1时时，不不需需要要输输入入脉脉冲冲配配合合，电路可以实现异步清零操作，使电路可以实现异步清零操作，使Q

82、 QD DQ QC CQ QB BQ QA A=0000=0000。 （2 2）异异步步置置9 9功功能能：当当R R9A9A=R=R9B9B=1=1时时，不不论论R R0A0A、R R0B0B及及输输入入脉脉冲冲为为何何值值，均均可实现异步置可实现异步置9 9操作，使操作，使Q QD DQ QC CQ QB BQ QA A=1001=1001。 （3 3）计数功能：）计数功能：当当R R9A9AR R9B9B=0=0且且R R0A0AR R0B0B=0=0时，电路实现时，电路实现3 3种计数功能。种计数功能。 模模2 2计计数数器器：若若将将计计数数脉脉冲冲加加到到CPCPA A端端，并并从

83、从Q QA A端端输输出出，则则可可实实现现1 1位位二进制加法计数（二分频）。二进制加法计数（二分频）。 模模5 5计计数数器器：若若将将计计数数脉脉冲冲加加到到CPCPB B端端，并并从从Q QD DQ QC CQ QB B端端输输出出，则则可可实实现现五进制加法计数五进制加法计数 模模1010计计数数器器：用用7429074290构构成成模模1010计计数数器器有有两两种种不不同同的的方方法法，一一种种是是构构成成84218421码十进制计数器，另一种是构成码十进制计数器，另一种是构成54215421码十进制计数器。码十进制计数器。第七章第七章 中规模通用集成电路及应用中规模通用集成电路

84、及应用 用用7429074290构成模构成模1010计数器的两种方法连接示意图：计数器的两种方法连接示意图： 序号序号Q QD DQ QC CQ QB BQ QA A 0 1 2 3 4 5 6 7 8 90 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1序号序号 Q QA AQ QD DQ QC CQ QB B 0 1 2 3 4 5 6 7 8 90 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0第七章第七章 中

85、规模通用集成电路及应用中规模通用集成电路及应用 例例: : 用用7429074290设计一个模设计一个模8 8加法计数器。加法计数器。 7429074290除完成上述基本功能外，亦可构成其他计数器。除完成上述基本功能外，亦可构成其他计数器。1 1、状、状态转移移图2 2、逻辑电路路图第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 寄寄存存器器：数数字字系系统统中中用用来来存存放放数数据据或或运运算算结结果果的的一一种种常常用逻辑部件。用逻辑部件。 功功 能能：中中规规模模集集成成电电路路寄寄存存器器除除了了具具有有接接收收数数据据、保保存存数数据据和和传传送送数数据据等等基基本

86、本功功能能外外，通通常常还还具具有有左左、右右移移位位，串串、并并输输入入，串串、并并输输出出以以及及预预置置、清清零零等等多多种种功功能能，属属于多功能寄存器。于多功能寄存器。 中中规规模模集集成成电电路路寄寄存存器器的的种种类类很很多多，例例如如，7419474194是是一一种常用的种常用的4 4位双向移位寄存器。位双向移位寄存器。 7.2.2 7.2.2 寄存器寄存器 一、典型芯片一、典型芯片 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 1 17419474194的管脚排列图和逻辑符号的管脚排列图和逻辑符号 74194 74194共有共有1010个输入，个输入，4 4

87、个输出。个输出。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2引脚功能引脚功能 引脚名称引脚名称功能说明功能说明输入端输入端DCBADRDLS1，S0CP清除清除并行数据输入并行数据输入右移串行数据输入右移串行数据输入左移串行数据输入左移串行数据输入工作方式选择工作方式选择工作脉冲工作脉冲输出端输出端QDQCQBQA寄存器状态寄存器状态第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 3 3功能功能表表 从从功功能能表表可可知知，双双向向移移位位寄寄存存器器在在S S1 1S S0 0和和 的的控控制制下下可可完完成成数数据据的的并并行行输入入（ S S

88、1 1S S0 0 =11=11）、右右移移串串行行输入入（ S S1 1S S0 0 =01=01），左左移移串串行行输入入（ S S1 1S S0 0 =10=10）、保持、保持（ S S1 1S S0 0 =00=00）和清除和清除（ =0=0）等五种功能。等五种功能。 输 入输 出 CPS1 S0DR DLD C B AQD QC QB QA0 d1 01 1 1 1 1 1 d dd d1 10 10 11 01 00 0d dd dd d1 d0 dd 1d 0d dd d d dd d d dx0 x1 x2 x3d d d dd d d dd d d dd d d dd d d

89、 d0 0 0 0QDn QCn QBn QAnx0 x1 x2 x31 QDn QCn QBn 0 QDn QCn QBn QCn QBn QAn 1QDn QCn QBn 0QDn QCn QBn QAn第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 二、应用举例二、应用举例 寄寄存存器器除除完完成成预预定定功功能能外外，在在数数字字系系统统中中还还能能用用来来构构成成计数器和脉冲序列发生器等。计数器和脉冲序列发生器等。 例例1 1 用用四四位位双双向向移移位位寄寄存存器器7419474194构构成成模模8 8计计数数器器。计计数数器状态器状态Q QD DQ QC CQ Q

90、B BQ QA A的变化序列为的变化序列为 解解 由由7419474194的的功功能能表表可可知知，满满足足给给定定计计数数状状态态变变化化序序列列，只只需需将将Q QD DQ QC CQ QB BQ QA A预置初始状态预置初始状态00000000后，将后，将S S1 1S S0 0接接1010，并令，并令D DR R与与 连接即可。连接即可。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 例例2 2 用用一一片片7419474194和和适适当当的的逻逻辑辑门门构构成成产产生生序序列列0111010001110100的序列发生器。的序列发生器。 解解 序序列列信信号号发发生生

91、器器可可由由移移位位寄寄存存器器和和反反馈馈逻逻辑辑电电路路构构成，其结构框图如成，其结构框图如下图所示。下图所示。 假假定定序序列列发发生生器器产产生生的的序序列列周周期期为为p p，移移位位寄寄存存器器的的级级数数( (触触发发器器个个数数) )为为n n，应应满满足足关关系系 2 2n n p p。本本例例的的 p=8p=8，故，故 n3n3，可选择，可选择n=3n=3。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 设设输输出出序序列列 Z=aZ=a7 7a a6 6a a5 5a a4 4a a3 3a a2 2a a1 1a a0 0 , ,下下图图列列出出了了所所

92、要要产产生生的的序序列列( (以以p=8p=8周周期期重重复复，最最右右边边信信号号先先输输出出) )与与寄寄存存器器状状态态之间的关系。之间的关系。 图中，数码下面的水图中，数码下面的水平线段表示移位寄存器的平线段表示移位寄存器的状态。将状态。将a a5 5a a6 6a a7 7=100=100作为作为寄存器的初始状态，即寄存器的初始状态，即Q QD DQ QC CQ QB B=100,=100,从从Q QB B产生输出，产生输出，由反馈电路依次形成由反馈电路依次形成a a4 4a a3 3a a2 2a a1 1a a0 0a a7 7a a6 6a a5 5作为右移串作为右移串行输入端

93、行输入端D DR R的输入，这样的输入，这样便可在时钟脉冲作用下，便可在时钟脉冲作用下，产生规定的输出序列。产生规定的输出序列。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 根根据据图图中中序序列列与与状状态态转转移移的的关关系系，可可知知电电路路反反馈馈信信号号与与状状态态的的关关系系如如左左表表所所示。示。 CPF（DR）QDQCQB01234567011100011 0 00 1 01 0 11 1 01 1 10 1 10 0 10 0 0第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 根根据据上上述述表表达达式式和和7419474194的的功功能能表

94、表，可可画画出出该该序序列列发发生生器器的的逻逻辑辑电路如电路如右图所示。右图所示。 由表可得到反馈函数由表可得到反馈函数F F的逻辑表达式为的逻辑表达式为 该该电电路路的的工工作作过过程程为为：在在S S1 1S S0 0的的控控制制下下，先先置置寄寄存存器器7419474194的的初初始始状状态态为为Q QD DQ QC CQ QB B =100=100，然然后后令令其其工工作作在在右右移移串串行行输输入入方方式式，从从Z Z端产生所需要的脉冲序列。端产生所需要的脉冲序列。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 例例如如 用用一一片片7419374193和和8 8

95、路路数数据据选选择择器器构构成成产产生生序序列列0111010001110100的序列发生器。的序列发生器。 能否用本章介绍能否用本章介绍的其他器件构成的其他器件构成序列序列发生器发生器呢？呢？ 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 假定假定7419374193的初始状态为的初始状态为“0 0”。 应该如何应该如何连接呢？连接呢？ 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 7.3.1 7.3.1 集成定时器集成定时器555555及其应用及其应用 集集成成定定时时器器555555是是一一种种将将模模拟拟功功能能与与逻逻辑辑功功能能巧巧妙妙地地结结合

96、合在在一一起起的的中中规规模模集集成成电电路路。该该电电路路可可以以很很方方便便地地构构成成多多谐谐振振荡荡器器、施施密密特特触触发发器器和和单单稳稳态态触触发发器器等等电电路路，完完成成脉脉冲冲信信号号的的产产生生、定定时时和和整整形形等等功功能能，因因而而在在控控制制、定定时时、检检测测、仿声、报警等方面有着广泛应用。仿声、报警等方面有着广泛应用。 常常用用的的集集成成定定时时器器有有5G555(TTL5G555(TTL电电路路) )和和CC7555(CMOSCC7555(CMOS电电路路) )等。下面以等。下面以5G5555G555为例说明其功能和应用。为例说明其功能和应用。 7.37.

97、3 常用中规模信号产生与变换电路常用中规模信号产生与变换电路 信信号号产产生生与与变变换换电电路路常常用用于于产产生生各各种种宽宽度度、幅幅值值的的脉脉冲冲信信号号，对对信信号号进进行行变变换换、整整形形以以及及完完成成模模拟拟信信号号与与数数字字信号之间的转换等。信号之间的转换等。 最常用的最常用的有有555555、ADAD、DADA等中规模集成电路。等中规模集成电路。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 一、一、5G5555G555的电路结构与逻辑功能的电路结构与逻辑功能 1 1电路结构电路结构 ( (1) 1) 结结构构图图和和管管脚排列图脚排列图 5G5555

98、G555的的 电电 路路结结构构图图和和管管脚脚排排列列图图 分分 别别 如如 图图 (a)(a)、图图(b)(b)所示。所示。(2) (2) 组成组成 集集成成定定时时器器5G5555G555由由电电阻阻分分压压器器、电电压压比比较较器器、基基本本R-SR-S触触发器、放电三极管和输出缓冲器五部分组成。发器、放电三极管和输出缓冲器五部分组成。 比比较较器器C C1 1和和C C2 2的的输输出出直直接接控控制制基基本本R-SR-S触触发发器器的的状状态态和和放放电电三极管三极管T T的状态，从而决定整个电路的输出状态。的状态，从而决定整个电路的输出状态。 第七章第七章 中规模通用集成电路及应

99、用中规模通用集成电路及应用 电阻分压器电阻分压器 由由3 3个个阻阻值值均均为为5k5k的的电电阻阻串串联联构构成成分分压压器器，为为电电压压比比较器较器C C1 1和和C C2 2提供参考电压提供参考电压V VR1R1、V VR2R2。 当当电电压压控控制制端端COCO外外加加控控制制电电压压v vcoco时时，比比较较器器的的参参考考电电 压将发生变化。压将发生变化。 当当 电电 压压 控控 制制 端端 COCO不不 外外 加加 控控 制制 电电 压压 v vcoco时时 ， ； 为为了了防防止止干干扰扰，当当不不外外加加控控制制电电压压时时，COCO端端一一般般通通过过一个小电容一个小电

100、容( (如如0.01F)0.01F)接地，以旁路高频干扰。接地，以旁路高频干扰。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 电压比较器电压比较器C C1 1和和C C2 2 电电压压比比较较器器C C1 1和和C C2 2是是两两个个结结构构完全相同的理想运算放大器。完全相同的理想运算放大器。 当当运运算算放放大大器器的的同同相相输输入入V V+ +大大于于反反相相输输入入V V- -时时，其其输输出出为为高高电电平平1 1信信号号；而而当当V V+ +小小于于V V- -时时，其其输输出出为为低电平低电平0 0信号。信号。 比较器比较器C C1 1 的的V V+ +接参

101、考电压接参考电压V VR1R1，V V- -与阈值输入端与阈值输入端THTH相连，输出端相连，输出端R R的的状态取决于阈值输入信号状态取决于阈值输入信号v vTHTH与与V VR1R1的的比较结果。比较结果。 当当V VR1R1v vTHTH时，时，R R为高电平为高电平1 1； 当当V VR1R1v vTHTH时，时，R R为低电平为低电平0 0。 比较器比较器C C2 2的的V V+ +与触发输入端相连，与触发输入端相连，V V- -接参考电压接参考电压V VR2R2，输出端，输出端S S的状态的状态取决于触发输入信号取决于触发输入信号 与与V VR2R2的比较结果。当的比较结果。当 V

102、 VR2R2时，时，S S为高电平为高电平1 1； 当当 V VR2R2时，时，S S为低电平为低电平0 0。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 基本基本R-SR-S触发器触发器 与非门与非门G G1 1和和G G2 2构成基本构成基本R-SR-S触发器。触发器输入信号触发器。触发器输入信号R R、S S为比较器为比较器C C1 1、C C2 2的输出，触发器的输出，触发器 端状态为输出端端状态为输出端OUTOUT的状态，触发器的状态，触发器 端状态控制放电三极端状态控制放电三极管管T T的导通与截止。当外部复位信号的导通与截止。当外部复位信号 为为0 0时，可使

103、时，可使v vo o=0=0，定时器输出直接，定时器输出直接复位。复位。 放电三极管放电三极管T T 放放电电三三极极管管T T构构成成泄泄放放电电路路，T T的的集集电电极极即即输输出出端端D D。若若将将D D端端经经过过一一个个外外接接电电阻阻接接至至电电源源，即即可可组组成成一一个个反反相相器器。当当 时时，T T导导通通，D D端端输输出出为为低低电电平平0 0；当当 时时，T T截截止止，D D端端输输出出为为高高电电平平1 1。可可见见，D D端端的的逻辑状态与输出端逻辑状态与输出端OUTOUT的状态相同。的状态相同。 输出缓冲器输出缓冲器 G G3 3的作用是提高负载能力的作用

104、是提高负载能力、隔离负载对定时器的影响。、隔离负载对定时器的影响。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 25G5555G555的逻辑功能的逻辑功能 (1)(1)外接控制电压时，外接控制电压时，5G5555G555的逻辑功能的逻辑功能 当当COCO端端外外接接控控制制电电压压时时，根根据据各各部部分分电电路路的的功功能能，可可归归纳纳出出5G5555G555的的逻辑功能如下表所示。逻辑功能如下表所示。 5G5555G555的功能表的功能表 输输 入入比较器输出比较器输出输输 出出R(CR(C1 1) )S(CS(C2 2) )OUTOUT放电三极管放电三极管T T

105、d d V VR1R1 V VR1R1 V VR1R1d d V VR2R2 V VR2R2 V VR2R20 01 11 11 1d d 1 11 10 0d d 0 01 11 10 0 1 1 不变不变 0 0导通导通 截止截止 不变不变 导通导通第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (2) (2) 不外接控制电压时，不外接控制电压时，5G555 5G555 的逻辑功能的逻辑功能 输输 入入比较器输出比较器输出输输 出出R(CR(C1 1) )S(CS(C2 2) )OUTOUT放电三极管放电三极管T T d d d d 0 01 11 11 1d d 1 11

106、 10 0d d 0 01 11 10 0 1 1 不变不变 0 0导通导通 截止截止 不变不变 导通导通不外接控制电压时不外接控制电压时5G5555G555的功能表的功能表 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 二、二、5G5555G555的应用举例的应用举例 由由于于5G5555G555具具有有电电源源范范围围宽宽、定定时时精精度度高高、使使用用方方法法灵灵活活、带带负负载载能能力力强强等等特特点点，所所以以它它在在脉脉冲冲信信号号产产生生、定定时时与整形等方面的应用非常广泛。与整形等方面的应用非常广泛。 1 1用用5G5555G555构成多谐振荡器构成多谐振荡器

107、 多多谐谐振振荡荡器器又又称称矩矩形形波波发发生生器器，它它有有两两个个暂暂稳稳态态，电电路一旦起振，两个暂稳态就交替变化，输出矩形脉冲信号。路一旦起振，两个暂稳态就交替变化，输出矩形脉冲信号。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (1)(1)电路构成及工作原理电路构成及工作原理 电路构成电路构成 用用5G5555G555构构成成的的多多谐谐振振荡荡器器电电路路及及其其工工作作波波形形图图如如图图(a)(a)、(b)(b)所示。所示。 电电路路由由5G5555G555外外加加两两个个电电阻阻和和一一个个电电容容组组成成。5G5555G555的的D D端端( (即即放

108、放电电三三极极管管T T的的集集电电极极) )经经R R1 1接接至至电电源源V VCCCC，构构成成一一个个反反相相器器。电电阻阻R R2 2和和电电容容C C构构成成积积分分电电路路。积积分分电电路路的的电电容容电电压压v vC C作作为为电电路路输输入接至输入端入接至输入端THTH和和 。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 电路的工作原理电路的工作原理 电电路路的的工工作作原原理理可可归归纳纳为为电电容容C C充充电、放电的过程。电、放电的过程。 电容电容C C充电：充电：接通电源接通电源V VCCCC的瞬间，电容的瞬间，电容C C上的电压上的电压v vC

109、C不能不能突变，故突变，故THTH端的电压端的电压 ， 端的电压端的电压 ，输，输出端出端OUTOUT的状态为的状态为1 1（ ），放电三极管），放电三极管T T截止，电源截止，电源V VCCCC经过经过R R1 1、R R2 2对电容对电容C C充电，充电，v vC C 逐渐上升，电路处在第一个暂稳态。逐渐上升，电路处在第一个暂稳态。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 电电容容C C由由放放电电转转为为充充电电：当当电电容容C C上上的的电电压压v vC C下下降降到到 时时，使使输输出出OUTOUT又又从从低低电电平平0 0变变为为高高电电平平1 1，放放电电

110、三三极极管管T T截截止止，电电源源V VCCCC再再经经 R R1 1、R R2 2向向C C充电，电路返回到第一个暂稳态充电，电路返回到第一个暂稳态. . 电电容容C C放电：放电：当电容上的电压当电容上的电压 VcVc 逐渐升高到逐渐升高到 时，由于时，由于THTH 端和端和 端的电压为端的电压为 ，使输出端，使输出端OUTOUT的状态变为的状态变为0 0，放电三极管，放电三极管T T导导通，电容通，电容 C C 经经R R2 2 和和 T T 放电，放电，v vC C逐渐下降，电路处在第二个暂稳态逐渐下降，电路处在第二个暂稳态。 注注：电电路路周周而而复复始始地地在在两两个个暂暂稳稳态

111、态之之间间交交替替变变换换，便便产产生生了了如如图图所所示示的的矩矩形形脉脉冲冲信号输出信号输出！ 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (2) (2) 输出脉冲信号参数的计算输出脉冲信号参数的计算 输输出出高高电电平平的的持持续续时时间间t tH H是是电电容容电电压压u uC C从从 上上升升 到到 所所需需要要的的时时间间，它它与与充充电电回回路路的的时时间间常常数数（R R1 1+R+R2 2)C )C 相关，近似计算公式为相关，近似计算公式为 t tH H 0.7(R 0.7(R1 1+R+R2 2)C)C 输输出出低低电电平平的的持持续续时时间间t tL

112、L是是电电容容电电压压u uC C从从 下下降降 到到所所需需的的时时间间，它它与与放放电电回回路路的的时时间间常常数数R R2 2C C相相关关，近似计算公式为近似计算公式为 t tL L 0.7 R 0.7 R2 2 C C 矩形波振荡周期矩形波振荡周期T TW W的近似计算公式为的近似计算公式为 T TW W t tH H + t+ tL L 0.7(R 0.7(R1 1+2R+2R2 2)C )C 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 矩形波振荡频率矩形波振荡频率f f的近似计算公式为的近似计算公式为 矩形波的占空比矩形波的占空比Q Q的近似计算公式为的近似计

113、算公式为 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (3) (3) 占空比可调的多谐振荡器占空比可调的多谐振荡器 在在前前面面介介绍绍的的多多谐谐振振荡荡器器图图电电路路中中，一一旦旦选选定定电电阻阻R R1 1和和R R2 2，输出信号的占空比，输出信号的占空比Q Q便固定下来。便固定下来。能否令占空比可调？能否令占空比可调？ 在在原原电电路路基基础础上上增增加加一一个个可可调调电电阻阻RW，并并利利用用二二极极管管的的单单向向导导电电性性，用用D D1 1、D D2 2两两个个二二极极管管将将充充电电回回路路和和放放电电回回路路隔隔离离开开，便便构构成成了了下下图图所

114、所示示占占空空比比可可调调的的多多谐谐振振荡荡器器。调调节节电电阻阻R RW W的的阻阻值值就就可可改改变变输输出出矩矩形形波波的占空比的占空比Q Q。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 可可变变电电阻阻R RW W分分成成两两部部分分，靠靠近近R R1 1一一侧侧的的部部分分和和R R1 1一一起起构构成成R RA A，靠靠近近R R2 2一一侧侧的的部部分分和和R R2 2一一起起构构成成R RB B。电电源源V VCCCC通通过过R RA A、D D1 1向向电电容容C C充充电电; ;电电容容C C通通过过D D2 2、R RB B及及内内部部的的放放电电

115、三三极极管管T T放放电电。充充、放放电电回回路路的的时时间间常常数数决决定定输输出出信信号号高高、低低电电平平的的持持续续时时间间。调调节节R RW W，便便可可改改变变R RA A和和R RB B的的阻阻值值，进进而而改改变变输输出出矩矩形形波的占空比。波的占空比。占空比占空比Q Q为为 输出信号的高、低电平持续时间分别为输出信号的高、低电平持续时间分别为 t tH H 0.7R 0.7RA A C C ； t tL L 0.7R 0.7RB B C C 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2用用5G5555G555构成施密特触发器构成施密特触发器 ( (1

116、) 1) 施密特触发器施密特触发器 施施密密特特触触发发器器是是一一种种特特殊殊的的双双稳稳态态时时序序电电路路，与与一一般般的双稳态触发器相比，它具有如下的双稳态触发器相比，它具有如下两个特点：两个特点： 施密特触发器属于施密特触发器属于电平触发电平触发，对于缓慢变化的信号，对于缓慢变化的信号同样适用。只要输入信号电平达到相应的触发电平，输出信同样适用。只要输入信号电平达到相应的触发电平，输出信号就会发生突变，从一个稳态翻转到另一个稳态，并且稳态号就会发生突变，从一个稳态翻转到另一个稳态，并且稳态的维持依赖于外加触发输入信号。的维持依赖于外加触发输入信号。 对于正向和负向增长的输入信号，电路

117、有不同的阈对于正向和负向增长的输入信号，电路有不同的阈值电平。这一特性称为值电平。这一特性称为滞后特性滞后特性或或回差特性回差特性。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 一一种种常常用用施施密密特特触触发发器器的的逻逻辑辑符符号号和和电电压压传传输输特特性性如如下下图图所示，该器件实际上是一个具有滞后特性的反相器。所示，该器件实际上是一个具有滞后特性的反相器。 图中，图中， V VT+T+ ：v vi i上升时的阈值电压，称为正向阈值电平或上限触发电平。上升时的阈值电压，称为正向阈值电平或上限触发电平。 V VT-T- ：v vi i下降时的阈值电压，称为负向阈值电

118、平或下限触发电平。下降时的阈值电压，称为负向阈值电平或下限触发电平。 VVT T：V VT+ T+ 和和 V VT-T-之间的差值，称为回差电压之间的差值，称为回差电压( (或滞后电压或滞后电压) )。即。即 VVT T = V= VT+ T+ - V- VT-T- 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (2) 5G555(2) 5G555构成的施密特触发器构成的施密特触发器 用用5G5555G555构构成成的的施施密密特特触触发发器器原原理理图图及及其其传传输输特特性性分分别别如图如图 (a)(a)、(b)(b)所示。所示。 将将5G5555G555的的THTH端端

119、和和 端端连连接接在在一一起起作作为为信信号号输输入入端端，OUTOUT作为输出端，便构成了一个施密特反相器。作为输出端，便构成了一个施密特反相器。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 工作原理工作原理 v vi i从从0 0开始逐渐升高开始逐渐升高 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 该电路的回差电压为该电路的回差电压为 UUT T = U= UT+ T+ - U- UT- T- = = v vi i从高于从高于 逐渐下降逐渐下降 传输特性如图传输特性如图(b)(b)中的中的 defadefa。第七章第七章 中规模通用集成电路及应用中规模

120、通用集成电路及应用 典型应用典型应用 施施密密特特触触发发器器的的典典型型应应用用有有波波形形变变换换、脉脉冲冲整整形形、幅幅值鉴别等。值鉴别等。 波形变换波形变换施施密密特特触触发发器器能能将将正正弦弦波波、三三角角波波或或任任意意形形状状的的模模拟拟信信号号波波形形变变换换成成矩矩形波。形波。如如图图所所示示是是将将正正弦弦波波变换成矩形波。变换成矩形波。 注意：注意： v vi i = V= VT+ T+ , v, vo o=V=VOL OL ; ; v vi i = V= VT- T- , v, vo o=V=VOHOH v vi i处于处于V VT+ T+ 和和V VT- T- 之间

121、之间v vo o不变。不变。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 脉冲整形脉冲整形 经传输后的矩形脉冲往经传输后的矩形脉冲往往由于干扰及传输线路的分往由于干扰及传输线路的分布电容等因素而使信号发生布电容等因素而使信号发生畸变，出现前、后沿变坏或畸变，出现前、后沿变坏或信号电平波形上叠加脉动干信号电平波形上叠加脉动干扰波等现象。扰波等现象。 用施密特触发器，选择用施密特触发器，选择适适当当的的回回差差电电压压VVT T，即即可可对输入信号整形后输出。如对输入信号整形后输出。如图图所所示示, ,就就是是将将干干扰扰后后的的不不规规则则波波形形，经经整整形形后后变变成成规规

122、则波形。则波形。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 幅值鉴别幅值鉴别 施密特触发器能在一系列幅值各异的脉冲信号中鉴别出施密特触发器能在一系列幅值各异的脉冲信号中鉴别出幅幅值值大大于于V VT+T+的的脉脉冲冲，并并产产生生对对应应的的输输出出信信号号。如如图图所所示示，输输入信号经鉴幅后，仅幅值大于入信号经鉴幅后，仅幅值大于V VT+ T+ 的脉冲会产生相应输出信号。的脉冲会产生相应输出信号。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 7.3.2 7.3.2 集成集成D/AD/A转换器转换器 数数字字系系统统只只能能处处理理数数字字信信号号。

123、但但在在工工业业过过程程控控制制、智智能能化化仪仪器器仪仪表表和和数数字字通通信信等等领领域域，数数字字系系统统处处理理的的对对象象往往往往是是模模拟拟信信号号。如如，在在生生产产过过程程控控制制中中对对温温度度、压压力力、流流量量等等物物理量进行控制时，经过传感器获取的电信号都是模拟信号。理量进行控制时，经过传感器获取的电信号都是模拟信号。 模模拟拟信信号号必必须须变变换换成成数数字字信信号号才才能能由由数数字字系系统统加加工工、运运算算。另另一一方方面面，数数字字系系统统输输出出的的数数字字信信号号，有有时时又又必必须须变变换换成成模模拟拟信信号号才才能能去去控控制制执执行行机机构构。因因

124、此此，在在实实际际应应用用中中，必必须解决模拟信号与数字信号之间的转换问题。须解决模拟信号与数字信号之间的转换问题。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 D/AD/A转换器转换器：把数字信号转换成模拟信号的器件称为把数字信号转换成模拟信号的器件称为数数/ /模转换器，简称模转换器，简称D/AD/A转换器或转换器或DAC(Digital to AnalogDAC(Digital to Analog Converter) Converter)； A/DA/D转换器：转换器：把模拟信号转换成数字信号的器件称为把模拟信号转换成数字信号的器件称为模模/ /数转换器，简称数转换

125、器，简称A/DA/D转换器或转换器或ADC(Analog to DigitalADC(Analog to Digital Converter) Converter)。 为了为了解决模拟信号与数字信号之间的转换问题解决模拟信号与数字信号之间的转换问题，提供，提供了如下了如下两类器件：两类器件：第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 1 1工作原理工作原理一、一、D/AD/A转换器的工作原理和转换特性转换器的工作原理和转换特性 组组成成：主主要要由由数数字字寄寄存存器器、模模拟拟电电子子开开关关、解解码码网网络络、求和电路和基准电压源组成。求和电路和基准电压源组成。 基本思

126、想：基本思想：首先把数字量的每一位代码按其权的大小首先把数字量的每一位代码按其权的大小转换成相应的模拟量，然后将代表各位数字量的模拟量相转换成相应的模拟量，然后将代表各位数字量的模拟量相加，便可得到与数字量对应的模拟量。加，便可得到与数字量对应的模拟量。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 数数字字寄寄存存器器用用于于存存放放n n位位数数字字量量，寄寄存存器器输输出出的的每每位位数数码码分分别别控控制制对对应应位位的的模模拟拟电电子子开开关关，使使之之在在解解码码网网络络中中获获得得与与该该位位数数码码权权值值对对应应的的模模拟拟量量送送至至求求和和电电路路，求求

127、和和电电路路将将各各位位权权值值对对应应的的模模拟拟量量相相加加，便便可可得得到到与与n n位位数数字字量量对对应应的模拟量。的模拟量。 结构框图：结构框图：第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2转换特性转换特性 理想的理想的D/AD/A转换器应使输出模拟量与输入数字量成正比。转换器应使输出模拟量与输入数字量成正比。 设输入数字量设输入数字量D = DD = Dn-1n-1D D1 1D D0 0，输出模拟量用，输出模拟量用A A表示，则表示，则输出与输入之间的关系为输出与输入之间的关系为 式中，式中，K K为转换比例系数。为转换比例系数。 第七章第七章 中规模

128、通用集成电路及应用中规模通用集成电路及应用 下下图图给给出出了了一一个个4 4位位D/AD/A转转换换器器的的示示意意框框图图及及其其转转换换特特性性曲曲线。线。 图中，设输出模拟量的满刻度值为Am ，则当数字量为 0001，其余各位为0时，电路输出最小模拟量 。推广到一般情况，n 位输入的D/A转换器所能转换输出的最小模拟量 。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 1 1 D/AD/A转换器类型转换器类型二、二、D/AD/A转换器类型和参数转换器类型和参数 （1 1）按电阻网络结构分类）按电阻网络结构分类 根根据据电电阻阻网网络络结结构构的的不不同同，D/AD/A

129、转转换换器器可可分分成成权权电电阻阻网网络络D/AD/A转转换换器器、R-2RR-2R正正梯梯形形电电阻阻网网络络D/AD/A转转换换器器和和R-2RR-2R倒倒梯梯形形电阻网络电阻网络D/AD/A转换器等几类。转换器等几类。 （2 2）按电子开关分类）按电子开关分类 根根据据电电子子开开关关的的不不同同, ,可可分分成成CMOSCMOS电电子子开开关关D/AD/A转转换换器器和和双双极极型型电电子子开开关关D/AD/A转转换换器器。双双极极型型电电子子开开关关比比CMOSCMOS电电子子开开关关的的开关速度高。开关速度高。 目目前前，集集成成D/AD/A转转换换器器有有很很多多类类型型和和不

130、不同同的的分分类类方方法法。如如按按结结构构、输输出出信信号号进进行行分分类类。从从电电路路结结构构来来看看，各各类类集集成成D/AD/A转换器至少都包括转换器至少都包括电阻网络电阻网络和和电子开关电子开关两个基本组成部分。两个基本组成部分。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 （3 3）根据输出模拟信号的类型）根据输出模拟信号的类型 根据输出模拟信号的类型，根据输出模拟信号的类型，D/AD/A转换器可分为转换器可分为电流型电流型和和电电压型压型两种。常用的两种。常用的D/AD/A转换器大部分是电流型，当需要将模转换器大部分是电流型，当需要将模拟电流转换成模拟电压时

131、，通常在输出端外加运算放大器。拟电流转换成模拟电压时，通常在输出端外加运算放大器。随着集成电路技术的发展随着集成电路技术的发展,D/A,D/A转换器在电路结构、性转换器在电路结构、性能等方面都有很大变化。从只能实现数字量到模拟电流转能等方面都有很大变化。从只能实现数字量到模拟电流转换的换的D/AD/A转换器转换器, ,发展到能与微处理器完全兼容、具有输入发展到能与微处理器完全兼容、具有输入数据锁存功能的数据锁存功能的D/AD/A转换器转换器, ,进一步又出现了带有参考电压进一步又出现了带有参考电压源和输出放大器的源和输出放大器的D/AD/A转换器，大大提高了转换器，大大提高了D/AD/A转换器

132、综合转换器综合性能。性能。 常常用用的的D/AD/A转转换换器器有有8 8位位、1010位位、1212位位、1616位位等等种种类类，每每种又有不同的型号。种又有不同的型号。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2主要参数主要参数 衡量衡量D/AD/A转换器性能的主要参数有转换器性能的主要参数有分辨率、非线性度、分辨率、非线性度、绝对精度和建立时间。绝对精度和建立时间。 ( (1) 1) 分辨率分辨率 由于由于分辨率决定于数字量的位数，所以有时也用输入分辨率决定于数字量的位数，所以有时也用输入数字量的位数表示，如分辨率为数字量的位数表示，如分辨率为8 8位、位、

133、1010位等。位等。 分辨率是指最小模拟量输出与最大模拟量输出之比。分辨率是指最小模拟量输出与最大模拟量输出之比。对于一个对于一个n n位位D/AD/A转换器，其分辨率为转换器，其分辨率为 分辨率分辨率 =第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (2) (2) 非线性误差非线性误差 具有理想转换特性的具有理想转换特性的D/AD/A转换器，每两个相邻数字量对转换器，每两个相邻数字量对应的模拟量之差都为应的模拟量之差都为 A ALSB LSB 。在满刻度范围内偏离理想转换。在满刻度范围内偏离理想转换特性的最大值，称为非线性误差特性的最大值，称为非线性误差。 ( (3) 3)

134、 绝对精度绝对精度 绝绝对对精精度度是是指指在在输输入入端端加加对对应应满满刻刻度度数数字字量量时时，输输出出的实际值与理想值之差的实际值与理想值之差 。一般该值应低于。一般该值应低于 。 建立时间是指从输入数字信号起，到输出模拟量达到建立时间是指从输入数字信号起，到输出模拟量达到稳定值止所需要的时间。它反映了电路的转换速度。稳定值止所需要的时间。它反映了电路的转换速度。 ( (4) 4) 建立时间建立时间 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 三、典型芯片三、典型芯片-集成集成D/AD/A转换器转换器DAC0832DAC0832 DAC0832DAC0832是是用用

135、CMOSCMOS工工艺艺制制作作的的8 8位位D/AD/A转转换换器器, ,采采用用2020引引脚脚双列直插式封装。双列直插式封装。 1 1主要性能主要性能 分辨率：分辨率：8 8位位 ；转换时间：转换时间：1 1 ；缓冲能力：双缓冲缓冲能力：双缓冲 ；输出信号类型：电流型输出信号类型：电流型 。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2引脚功能引脚功能 D D7 7D D0 0：数字信号输入端，：数字信号输入端，D D7 7为最高位，为最高位，D D0 0为最低位。为最低位。 V VR R：参考电压输入端，电压值可在：参考电压输入端，电压值可在+10V+10V-1

136、0V-10V范围内选择。范围内选择。 V VCCCC：电源电压输入端，电压值可在：电源电压输入端，电压值可在+5V+5V+15V+15V范围内选择，范围内选择， 最佳工作状态为最佳工作状态为+15V+15V。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 I IOUT1OUT1、I IOUT2OUT2：电流输出端，因芯片内部不包含运算放大器，电流输出端，因芯片内部不包含运算放大器， 所以，所以，I IOUT1OUT1和和I IOUT2OUT2应分别和外接运算放大器的应分别和外接运算放大器的 反相输入端和同相输入端相连接。反相输入端和同相输入端相连接。 R Rfbfb：反馈电阻

137、引出端，因反馈电阻引出端，因R Rfbfb与与I IOUT1OUT1间有内部反馈电阻，间有内部反馈电阻， 故运算放大器的输出端可直接接到故运算放大器的输出端可直接接到R Rfbfb端。端。AGNDAGND：模拟信号接地端。：模拟信号接地端。DGNDDGND：数字信号接地端。：数字信号接地端。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 3 3内部结构和工作方式内部结构和工作方式 （一）内部结构（一）内部结构 DAC0832DAC0832的的内内部部结构框图如图所示。结构框图如图所示。 DAC0832DAC0832内内部部包包括括两两个个8 8位位数数据据缓缓冲冲寄寄存存器器

138、，1 1个个由由T T型型电电阻阻网网络络和和电电子开关构成的子开关构成的8 8位位D/AD/A转换器和转换器和3 3个控制逻辑门。个控制逻辑门。两两个个8 8位位寄寄存存器器均均带带有有使使能能控控制制端端ENEN，当当EN=1(EN=1(高高电电平平) )时时，寄寄存存器器输输出出跟跟随随输输入入数数据据变变化化；当当EN=0(EN=0(低低电电平平) )时时，输输入入数数据据被被锁锁存存到到寄寄存存器器中中，寄存器输出不再受输入数据变化的影响。寄存器输出不再受输入数据变化的影响。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 （二）工作方式（二）工作方式 该该芯芯片片在

139、在 （片片选选）、 ( (允允许许输输入入锁锁存存）、 （写写入入1 1）、 （写写入入2 2）、 （传传递递控控制制）五五个个控控制制信信号号的的不不同同组组合合下下，可可构构成成双双缓缓冲冲、单单缓缓冲冲、直直通通三种不同工作方式。三种不同工作方式。 五个控制信号分成两组五个控制信号分成两组。 第一组第一组由由 、 和和 组合，控制输入寄存器，组合，控制输入寄存器，实现输入数据的第一级缓冲；实现输入数据的第一级缓冲； 第二组第二组由由 和和 组合，控制组合，控制DACDAC寄存器，实现寄存器，实现数据的第二级缓冲。数据的第二级缓冲。 D/AD/A转转换换器器产产生生的的模模拟拟量量输输出出

140、由由DACDAC寄寄存存器器输输出出的的数数字字量决定。量决定。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 DAC0832DAC0832芯片对控制信号的要求芯片对控制信号的要求 01 不受控制，不受控制，随时可取随时可取 从输出端取从输出端取模拟量模拟量 =0 接收数据接收数据 =1锁定锁定 数据由输入数据由输入寄存器转存到寄存器转存到DACDAC寄存器寄存器 =0 接收数据接收数据 =1锁定锁定 0数据数据D D7 7D D0 0锁存锁存到输入寄存器到输入寄存器 说说 明明 控制条件控制条件 功功 能能 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 通通

141、过过对对控控制制信信号号输输入入端端作作不不同同的的连连接接，可可使使DAC0832DAC0832工工作在作在3 3种不同工作方式。种不同工作方式。 双缓冲方式双缓冲方式: : 输入数字量进行两级缓冲。输入数字量进行两级缓冲。 首先在首先在 、 和和 控制下，将输入数据锁存到输控制下，将输入数据锁存到输入寄存器，然后在入寄存器，然后在 和和 控制下将输入寄存器中的控制下将输入寄存器中的数据锁存到数据锁存到DACDAC寄存器。寄存器。 特点：特点：当数据从输入寄存器转存到当数据从输入寄存器转存到DACDAC寄存器后，在寄存器后，在D/AD/A转换器进行数模转换的同时，输入寄存器可以接收新的数据转

142、换器进行数模转换的同时，输入寄存器可以接收新的数据而不影响模拟量输出。而不影响模拟量输出。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 单缓冲方式单缓冲方式: : 输入数字量只进行一级缓冲。输入数字量只进行一级缓冲。 具具体体实实现现时时可可令令两两个个寄寄存存器器中中的的一一个个处处于于受受控控状状态态，另一个处于直通状态。另一个处于直通状态。 例例如如，将将 、 和和 接接相相应应控控制制信信号号，而而将将 和和 接接地地，这这时时输输入入寄寄存存器器在在控控制制信信号号作作用用下下实实现现对对输输入入数数据据的的锁锁存存，而而DACDAC寄寄存存器器则则由由于于ENE

143、N始始终终为为高高电电平平1 1，处处在在直直通通状状态态，即即输输出出随随输输入入变变化化而而变变化化。显显然然，此此时时输入寄存器的输出直接施加到了输入寄存器的输出直接施加到了D/AD/A转换器的输入端。转换器的输入端。 直直通通方方式式: : 输输入入数数字字量量不不进进行行缓缓冲冲，直直接接作作用用到到D/AD/A转转换换器器上上。此此时时可可令令两两个个寄寄存存器器均均处处于于直直通通状状态态，即即除除ILEILE接高电平接高电平1 1外，其余外，其余4 4个控制信号均接低电平个控制信号均接低电平0 0。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 DAC0832

144、DAC0832在在应应用用方方面面具具有有较较大大的的灵灵活活性性，下下图图是是用用DAC0832DAC0832构成单缓冲构成单缓冲D/AD/A转换器的典型接线图。转换器的典型接线图。 4 4应用应用 有有关关D/AD/A转转换换器器的的应应用用，将将在在“微微机机接接口口技技术术”课课程程中中作深入讨论。作深入讨论。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 7.3.3 7.3.3 集成集成A/DA/D转换器转换器 通通常常，A/DA/D转转换换的的过过程程包包括括采采样样、保保持持和和量量化化、编编码码两两大步骤。大步骤。 采采样样：是是指指周周期期地地获获取取模模拟

145、拟信信号号的的瞬瞬时时值值，从从而而得得到到一系列时间上离散的脉冲采样值。一系列时间上离散的脉冲采样值。 保保持持：是是指指在在两两次次采采样样之之间间将将前前一一次次采采样样值值保保存存下下来来，使其在量化编码期间不发生变化。使其在量化编码期间不发生变化。 采采样样保保持持电电路路一一般般由由采采样样模模拟拟开开关关、保保持持电电容容和和运运算算放大器等几个部分组成。放大器等几个部分组成。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 经经采采样样保保持持得得到到的的信信号号值值依依然然是是模模拟拟量量，而而不不是是数数字字量量。任任何何一一个个数数字字量量的的大大小小，都

146、都是是以以某某个个最最小小数数字字量量单单位位的的整整数数倍倍来表示的。来表示的。 量量化化：将将采采样样保保持持电电路路输输出出的的模模拟拟电电压压转转化化为为最最小小数数字字量量单位整数倍的转化过程称为量化。单位整数倍的转化过程称为量化。所所取取的的最最小小数数量量单单位位叫叫做做量量化化单单位位，其其大大小小等等于于数数字字量量的的最低有效位所代表的模拟电压大小，记作最低有效位所代表的模拟电压大小，记作V VLSBLSB。 编码：编码：把量化的结果用代码把量化的结果用代码( (如二进制数码、如二进制数码、BCDBCD码等码等) )表表示出来，称为编码。示出来，称为编码。 A/DA/D转换

147、过程中的转换过程中的量化量化和和编码编码是由是由A/DA/D转换器实现的。转换器实现的。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 一、一、A/DA/D转换器的类型转换器的类型 A/DA/D转转换换器器的的类类型型很很多多，根根据据转转换换方方法法的的不不同同，最最常常用用的的A/DA/D转换器有如下几种类型。转换器有如下几种类型。 1 1并行比较型并行比较型A/DA/D转换器转换器 并并行行比比较较型型A/DA/D转转换换器器由由电电阻阻分分压压器器、电电压压比比较较器器、数数码寄存器及编码器码寄存器及编码器4 4个部分组成。个部分组成。优优点点：转转换换速速度度快快。

148、其其转转换换时时间间只只受受电电路路传传输输延延迟迟时时间的限制，最快能达到低于间的限制，最快能达到低于20ns20ns。缺缺点点：随随着着输输出出二二进进制制位位数数的的增增加加, ,器器件件数数目目按按几几何何级级数数增增加加。一一个个n n位位的的转转换换器器，需需要要2 2n n-1-1个个比比较较器器。例例如如，n=8n=8时时，需需要要 2 28 8-1=255-1=255个个比比较较器器。因因此此，制制造造高高分分辨辨率率的的集集成成并行并行A/DA/D转换器受到一定限制。转换器受到一定限制。适用于要求转换速度高、但分辨率较低的场合。适用于要求转换速度高、但分辨率较低的场合。 第

149、七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 2 2逐次比较型逐次比较型A/DA/D转换器转换器 逐次比较型逐次比较型A/DA/D转换器是集成转换器是集成ADCADC芯片中使用最广泛的一芯片中使用最广泛的一种类型。它由电压比较器、逻辑控制器、种类型。它由电压比较器、逻辑控制器、D/AD/A转换器及数码转换器及数码寄存器组成。寄存器组成。（原理类似天平称重物）（原理类似天平称重物）特点特点：转换速度较快，且输出代码的位数多，精度高。转换速度较快，且输出代码的位数多，精度高。 3 3双积分型双积分型A/DA/D转换器转换器 双双积积分分型型A/DA/D转转换换器器是是一一种种间间接

150、接A/DA/D转转换换器器。由由积积分分器器、检检零比较器、时钟控制门和计数器等几部分组成零比较器、时钟控制门和计数器等几部分组成。工工作作原原理理：把把输输入入的的模模拟拟电电压压转转换换成成一一个个与与之之成成正正比比的的时时间间宽宽度度信信号号，然然后后在在这这个个时时间间宽宽度度里里对对固固定定频频率率的的时时钟钟脉脉冲冲进进行计数，其结果就是正比于输入模拟信号的数字量输出。行计数，其结果就是正比于输入模拟信号的数字量输出。优点：优点：精度高、抗干扰能力强；缺点精度高、抗干扰能力强；缺点: :速度较慢速度较慢. .广泛用于对速度要求不高的数字化仪表。广泛用于对速度要求不高的数字化仪表。

151、 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 二、二、A/DA/D转换器的主要技术参数转换器的主要技术参数 1 1分辨率分辨率 分分辨辨率率是是指指输输出出数数字字量量变变化化一一个个最最小小单单位位( (最最低低位位的的变变化化) )对对应应输输入入模模拟拟量量需需要要变变化化的的量量。输输出出位位数数越越多多，分分辨辨率率越高。通常以输出二进制码的位数表示分辨率。越高。通常以输出二进制码的位数表示分辨率。 2 2相对精度相对精度 相对精度是指实际转换值偏离理想特性的误差。相对精度是指实际转换值偏离理想特性的误差。通常以数字量最低位所代表的模拟输入值来衡量，如通常以数字量

152、最低位所代表的模拟输入值来衡量，如相对精度不超过相对精度不超过 。 3 3转换时间 转转换换时时间间是是指指A/DA/D转转换换器器从从接接到到转转换换命命令令起起到到输输出出稳稳定的数字量为止所需要的时间。定的数字量为止所需要的时间。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 三、集成三、集成A/DA/D转换器典型芯片转换器典型芯片-ADC0809-ADC0809 常常用用的的集集成成A/DA/D转转换换器器有有8 8位位、1010位位、1212位位、1616位位等等，每每种种又又可可分分为为不不同同的的型型号号。下下面面以以ADC0809ADC0809为为例例介介绍绍

153、集集成成A/DA/D转换器的内部结构与外部特性。转换器的内部结构与外部特性。 1 1主要性能主要性能 分辨率：分辨率：8 8位；位； 转换时间：转换时间：100s100s； 相对精度：相对精度：1LSB1LSB； 采用单电源供电、电源电压为采用单电源供电、电源电压为+5V+5V、功耗为、功耗为15mW15mW。 2 2ADC0809ADC0809的内部结构和引脚功能的内部结构和引脚功能 ADC0809ADC0809是是用用CMOSCMOS工工艺艺制制成成的的逐逐次次比比较较型型A/DA/D转转换换器器，采用采用2828引脚双列直插式封装引脚双列直插式封装。 第七章第七章 中规模通用集成电路及应

154、用中规模通用集成电路及应用 (1) (1) 内部结构图和管脚排列图内部结构图和管脚排列图 该芯片由芯片由8 8位模位模拟开关、地址开关、地址锁存与存与译码器、比器、比较器、器、电阻网阻网络、树状状电子子开关、逐次逼近寄存器、控制与开关、逐次逼近寄存器、控制与时序序电路、三路、三态输出出锁存器等存器等组成。虚成。虚线框中框中为芯片核心部分。芯片核心部分。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (2) (2) 各部分功能各部分功能 地地址址锁锁存存与与译译码码器器控控制制8 8位位模模拟拟开开关，实现对关，实现对8 8路模拟信号的选择。路模拟信号的选择。8 8个个模模拟拟输

155、输入入端端能能接接收收8 8路路模模拟拟信信号号，但但相相对对某某一一时时刻刻只只能能选选择择其其中中的的一路进行转换。一路进行转换。树树状状开开关关与与256R256R电电阻阻网网络络一一起起构构成成D/AD/A转转换换电电路路, ,产产生生与与逐逐次次逼逼近近寄寄存存器器中中二二进进制制数数字字量量对对应应的的反反馈馈模模拟拟电电压压，送送至至比比较较器器，与与输输入入模模拟拟电电压压进进行比较。行比较。比比较较器器的的输输出出结结果果和和控控制制与与时时序序电电路路的的输输出出一一起起控控制制逐逐次次逼逼近近寄寄存存器器中中的的数数据据从从高高位位至至低低位位变变化化，依依次次确确定各位

156、的值，直至最低位被确定为止。定各位的值，直至最低位被确定为止。转转换换完完成成后后，转转换换结结果果送送到到三三态态输输出出缓缓冲冲器器。当当输输出出允允许许信信号号OEOE有有效效时，选通输出缓冲器，输出转换结果。时，选通输出缓冲器，输出转换结果。 第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 (3) (3) 引脚功能引脚功能 IN0IN7:8路模拟电压路模拟电压输入端。输入端。 A,B,C:模拟输入通道的模拟输入通道的地址选择线。当地址选择线。当CBA=000时，时，选中选中IN0；CBA=001时，选中时，选中IN1依此类推，当依此类推，当CBA=111时，选中时，选中

157、IN7。 ALE:地址锁存允许信号地址锁存允许信号输入端。该端接高电平时有输入端。该端接高电平时有效，仅当该信号有效时，才效，仅当该信号有效时，才能将地址信号锁存，经译码能将地址信号锁存，经译码后选中一个通道。后选中一个通道。第七章第七章 中规模通用集成电路及应用中规模通用集成电路及应用 START:START:启动转换脉冲输入端。启动转换脉冲输入端。CLK:CLK:时钟脉冲输入端。时钟脉冲输入端。D D0 0D D7 7: :数据输出端数据输出端,D,D7 7为高位。为高位。OEOE：输出允许端，高电平有输出允许端，高电平有 效。该端为高电平时效。该端为高电平时, ,打打 开三态输出缓冲器开三态输出缓冲器, ,输出输出 转换结果。转换结果。V VREF(+)REF(+)和和V VREF(-)REF(-)：参考电压正参考电压正 端和负端。端和负端。ADC0809ADC0809可可直直接接与与微微机机系系统统相相连连接接。有有关关A/DA/D转转换换器器的的应用，将在应用，将在“微机接口技术微机接口技术”课程中作详细介绍。课程中作详细介绍。