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1、8/30/20241第6章 可编程逻辑器件本本章章概概要要：本本章章介介绍绍PLA、PAL、GAL、CPLD、EPLD和和FPGA等等各各种种类类型型可可编编程程逻逻辑辑器器件件的的电电路路结结构构、工工作作原原理理和和使使用方法，并介绍可编程逻辑器件的编程方法。用方法，并介绍可编程逻辑器件的编程方法。知识要点：知识要点： （1）可编程逻辑器件的分类。）可编程逻辑器件的分类。 （2）可编程逻辑器件的结构及特性。）可编程逻辑器件的结构及特性。 （3）可编程逻辑器件的编程方法。）可编程逻辑器件的编程方法。 8/30/202426.1 可编程逻辑器件的基本原理 PROM是是始始于于1970年年出出现
2、现第第一一块块可可编编程程逻逻辑辑器器件件PLD（Programmable Logic Device），随随后后可可编编程程逻逻辑辑器器件件又又陆陆续续出出现现了了PLA、PAL、GAL、EPLD及及现现阶阶段段的的CPLD和和FPGA等等。可可编编程程逻逻辑辑器器件件的的出出现现，不不仅仅改改变变了了传传统统的的数数字字系系统统设设计计方方法法，而而且且促促进进了了EDA技技术术的的高高速速发发展展。EDA技技术术是是以以计计算算机机为为工工具具，代代替替人人去去完完成成数数字字系系统统设设计计中中各各种种复复杂杂的的逻逻辑辑综综合合、布布局局布布线线和和设设计计仿仿真真等等工工作作。设设计
3、计者者只只需需用用硬硬件件描描述述语语言言完完成成对对系系统统功功能能的的描描述述，就就可可以以由由计计算算机机软软件件自自行行完完成成处处理理，得得到到设设计计结结果果。利利用用EDA工工具具进进行行设设计计，可可以以极极大大地地提提高高设计的效率。设计的效率。 8/30/202436.1.1 可编程逻辑器件的分类可编程逻辑器件的分类 可编程逻辑器件的密度分类可编程逻辑器件的密度分类低密度可编程逻辑低密度可编程逻辑器件器件( (LDPLD) )高密度可编程逻辑高密度可编程逻辑器件器件( (HDPLD) )可编程逻辑器件可编程逻辑器件(PLD)PROMPLAPALGALEPLDCPLDFPGA
4、8/30/202441 按集成密度分类按集成密度分类可编程逻辑器件从集成密度上可分为低密度可编程逻辑可编程逻辑器件从集成密度上可分为低密度可编程逻辑器件器件LDPLD和高密度可编程逻辑器件和高密度可编程逻辑器件HDPLD两类。两类。LDPLD 通常是指早期发展起来的、集成密度小于通常是指早期发展起来的、集成密度小于700门门/片左右的片左右的PLD如如ROM、PLA、PAL和和GAL等等。HDPLD包括可擦除可编程逻辑器件包括可擦除可编程逻辑器件EPLD（Erasable Programmable Logic Device）、复杂可编程逻辑器件）、复杂可编程逻辑器件CPLD（Complex P
5、LD）和）和FPGA三种，其集成密度大于三种，其集成密度大于700门门/片。如片。如Altera公司的公司的EPM9560，其密度为，其密度为12000门门/片，片，Lattice公司的公司的pLSI/ispLSI3320为为14000门门/片等。目前集成片等。目前集成度最高的度最高的HDPLD可达可达25万门万门/片以上。片以上。 8/30/202452. 按编程方式分类按编程方式分类可编程逻辑器件的编程方式分为两类：一次性编程可编程逻辑器件的编程方式分为两类：一次性编程OTP（One Time Programmable）器件和可多次编程）器件和可多次编程MTP（Many Time Prog
6、rammable）器件。）器件。OTP器件是属于一次性使用的器件，只允许用户对器器件是属于一次性使用的器件，只允许用户对器件编程一次，编程后不能修改，其优点是可靠性与集成度高，件编程一次，编程后不能修改，其优点是可靠性与集成度高，抗干扰性强。抗干扰性强。MTP器件是属于可多次重复使用的器件，允许用户对器件是属于可多次重复使用的器件，允许用户对其进行多次编程、修改或设计，特别适合于系统样机的研制其进行多次编程、修改或设计，特别适合于系统样机的研制和初级设计者的使用。和初级设计者的使用。 8/30/20246根根据据各各种种可可编编程程元元件件的的结结构构及及编编程程方方式式，可可编编程程逻逻辑辑
7、器器件通常又可以分为四类：件通常又可以分为四类： 采采用用一一次次性性编编程程的的熔熔丝丝（Fuse）或或反反熔熔丝丝（Antifuse）元元件的可编程器件，如件的可编程器件，如PROM、PAL和和EPLD等。等。 采采用用紫紫外外线线擦擦除除、电电可可编编程程元元件件，即即采采用用EPROM、UVCMOS工艺结构的可多次编程器件。工艺结构的可多次编程器件。 采采用用电电擦擦除除、电电可可编编程程元元件件。其其中中一一种种是是E2PROM，另另一一种种是是采采用用快快闪闪存存储储器器单单元元（Flash Memory）结结构构的的可可多多次次编编程器件。程器件。 基基于于静静态态存存储储器器S
8、RAM结结构构的的可可多多次次编编程程器器件件。目目前前多多数数FPGA是基于是基于SRAM结构的可编程器件。结构的可编程器件。8/30/202473. 按结构特点分类按结构特点分类 PLDPLD按结构特点分为阵列型按结构特点分为阵列型PLD和现场可编程门阵列型和现场可编程门阵列型FPGA两大类。两大类。阵阵列列型型PLD的的基基本本结结构构由由与与阵阵列列和和或或阵阵列列组组成成。简简单单PLDPLD（如如PROMPROM、PLAPLA、PALPAL和和GALGAL等等）、EPLDEPLD和和CPLDCPLD都都属属于于阵阵列列型型PLDPLD。 现现场场可可编编程程门门阵阵列列型型FPGA
9、具具有有门门阵阵列列的的结结构构形形式式，它它有有许许多多可可编编程程单单元元（或或称称逻逻辑辑功功能能块块）排排成成阵阵列列组组成成，称称为为单元型单元型PLD。 8/30/202486.2 可编程逻辑器件的设计技术 6.2.1 概 述 在在PLD没有出现之前，数字系统的传统设计往往采用没有出现之前，数字系统的传统设计往往采用“积木积木” 式的方法进行，实质上是对电路板进行设计，通式的方法进行，实质上是对电路板进行设计，通过标准集成电路器件搭建成电路板来实现系统功能，即先过标准集成电路器件搭建成电路板来实现系统功能，即先由器件搭成电路板，再由电路板搭成系统。数字系统的由器件搭成电路板，再由电
10、路板搭成系统。数字系统的“积木块积木块”就是具有固定功能的标准集成电路器件，如就是具有固定功能的标准集成电路器件，如TTL的的74/54系列、系列、CMOS的的4000/4500系列芯片和一些固定功能系列芯片和一些固定功能的大规模集成电路等，用户只能根据需要选择合适的集成的大规模集成电路等，用户只能根据需要选择合适的集成电路器件，并按照此种器件推荐的电路搭成系统并调试成电路器件，并按照此种器件推荐的电路搭成系统并调试成功。设计中，设计者没有灵活性可言，搭成的系统需要的功。设计中，设计者没有灵活性可言，搭成的系统需要的芯片种类多且数目大芯片种类多且数目大。 8/30/20249PLD的出现，给数
11、字系统的传统设计法带来新的变革。的出现，给数字系统的传统设计法带来新的变革。采用采用PLD进行的数字系统设计，是基于芯片的设计或称之为进行的数字系统设计，是基于芯片的设计或称之为“自底向上自底向上”（Bottom-Up）的设计，它跟传统的积木式）的设计，它跟传统的积木式设计有本质的不同。它可以直接通过设计设计有本质的不同。它可以直接通过设计PLD芯片来实现数芯片来实现数字系统功能，将原来由电路板设计完成的大部分工作放在字系统功能，将原来由电路板设计完成的大部分工作放在PLD芯片的设计中进行。这种新的设计方法能够由设计者根芯片的设计中进行。这种新的设计方法能够由设计者根据实际情况和要求定义器件的
12、内部逻辑关系和管脚，这样可据实际情况和要求定义器件的内部逻辑关系和管脚，这样可通过芯片设计实现多种数字系统功能，同时由于管脚定义的通过芯片设计实现多种数字系统功能，同时由于管脚定义的灵活性，不但大大减轻了系统设计的工作量和难度，提高了灵活性，不但大大减轻了系统设计的工作量和难度，提高了工作效率，而且还可以减少芯片数量，缩小系统体积，降低工作效率，而且还可以减少芯片数量，缩小系统体积，降低能源消耗，提高系统的稳定性和可靠性。能源消耗，提高系统的稳定性和可靠性。 8/30/202410IEEE标准的标准的HDL（如（如VHDL 和和Verilog HDL）给）给PLD和数字系统的设计带来了更新的设
13、计方法和理念，产生了目和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为前最常用的并称之为“自顶向下自顶向下”（Top-Down）的设计法。）的设计法。自顶向下的设计采用功能分割的方法从顶向下逐次将设计内自顶向下的设计采用功能分割的方法从顶向下逐次将设计内容进行分块和细化。在设计过程中采用层次化和模块化将使容进行分块和细化。在设计过程中采用层次化和模块化将使系统设计变得简洁和方便，其基本设计思想如图系统设计变得简洁和方便，其基本设计思想如图7.15所示。所示。层次化设计是分层次、分模块地进行设计描述。描述器件总层次化设计是分层次、分模块地进行设计描述。描述器件总功能的模块放
14、在最上层，称为顶层设计；描述器件某一部分功能的模块放在最上层，称为顶层设计；描述器件某一部分功能的模块放在下层，称为底层设计；底层模块还可以再向功能的模块放在下层，称为底层设计；底层模块还可以再向下分层，直至最后完成硬件电子系统电路的整体设计。下分层，直至最后完成硬件电子系统电路的整体设计。 8/30/202411系统设计系统设计模块模块A A模块模块B B模块模块C C模模块块A1模模块块A2模模块块A3模模块块B1模模块块B2模模块块B3模模块块C1模模块块C2模模块块C3图7.15 “自顶向下自顶向下”设计法示意图设计法示意图8/30/2024126.2.2 可编程逻辑器件的设计流程可编
15、程逻辑器件的设计流程 可编程逻辑器件可编程逻辑器件的设计流程包括设计准备、设的设计流程包括设计准备、设计输入、设计处理和器件编程四个步骤以及相应的计输入、设计处理和器件编程四个步骤以及相应的功能仿真、时序仿真和器件测试三个设计验证过程。功能仿真、时序仿真和器件测试三个设计验证过程。这个设计流程与第这个设计流程与第1章章1.2节中叙述的节中叙述的EDA设计流程设计流程基本相同，这里不再重复。基本相同，这里不再重复。 8/30/2024136.2.3 在系统可编程技术在系统可编程技术在系统可编程（在系统可编程（In-System Programmable，简称简称ISP）技术是）技术是20世纪世纪
16、80年代末年代末Lattice公司首先公司首先提出的一种先进的编程技术。在系统可编程是指对提出的一种先进的编程技术。在系统可编程是指对器件、电路板或整个电子系统的逻辑功能可随时进器件、电路板或整个电子系统的逻辑功能可随时进行修改或重构的能力。支持行修改或重构的能力。支持ISP技术的可编程逻辑器技术的可编程逻辑器件称为在系统可编程器件（件称为在系统可编程器件（ISP-PLD），例如），例如Lattice公司生产的公司生产的ispLSI1000 ispLSI8000系列器系列器件属于件属于ISP-PLD。 8/30/2024146.2.4 边界扫描技术边界扫描技术边界扫描测试边界扫描测试BST（B
17、oundary-Scan Testing）是针对器件密度及）是针对器件密度及I/O口数增加，信号注入口数增加，信号注入和测取难度越来越大而提出的一种新的测试技术。和测取难度越来越大而提出的一种新的测试技术。它是由联合测试活动组织它是由联合测试活动组织JTAG提出来的，而后提出来的，而后IEEE对此制定了测试标准，称为对此制定了测试标准，称为IEEE 1149.1 标准。标准。边界扫描测试技术主要解决芯片的测试问题。边界扫描测试技术主要解决芯片的测试问题。 8/30/2024156.3 可编程逻辑器件的编程与配置 由于可编程逻辑器件具有在系统下载或重新配由于可编程逻辑器件具有在系统下载或重新配置
18、功能，因此在电路设计之前就可以把其焊接在印刷置功能，因此在电路设计之前就可以把其焊接在印刷电路板上，并通过电缆与计算机连接。在设计过程中，电路板上，并通过电缆与计算机连接。在设计过程中，以下载编程或配置方式来改变可编程逻辑器件的内部以下载编程或配置方式来改变可编程逻辑器件的内部逻辑关系，达到设计逻辑电路目的。逻辑关系，达到设计逻辑电路目的。目目前前常常见见的的可可编编程程逻逻辑辑器器件件的的编编程程和和配配置置工工艺艺包包括括基基于于电电可可擦擦存存储储单单元元的的E E2 2PROMPROM或或FlashFlash技技术术的的编编程程工工艺艺、基基于于SRAMSRAM查查找找表表的的编编程程
19、单单元元的的编编程程工工艺艺和和基基于于反熔丝编程单元的编程工艺三种。反熔丝编程单元的编程工艺三种。8/30/2024166.3.1 CPLD的的ISP方式编程方式编程ISP方方式式是是当当系系统统上上电电并并正正常常工工作作时时，计计算算机机就就可可以以通通过过CPLD器器件件拥拥有有的的ISP接接口口直直接接对对其其进进行行编编程程，器件被编程后立即进入正常工作状态。器件被编程后立即进入正常工作状态。CPLD的编程和的编程和FPGA的配置可以使用专用的编的配置可以使用专用的编程设备，也可以使用下载电缆。例如用程设备，也可以使用下载电缆。例如用Altera公司的公司的ByteBlaster（
20、MV）并行下载电缆，将）并行下载电缆，将PC机的并行打机的并行打印口与需要编程或配置的器件连接起来，在印口与需要编程或配置的器件连接起来，在MAX+plusII工具软件的控制下，就可以对工具软件的控制下，就可以对Altera公司公司的多种的多种CPLD和和FPGA进行编程或配置。进行编程或配置。 8/30/202417JTAG接接口口本本来来是是用用作作边边界界扫扫描描测测试试（BST）的的，把把它它用用作作编编程程接接口口则则可可以以省省去去专专用用的的编编程程接接口口，减少系统的引出线。减少系统的引出线。采采用用JATG模模式式对对CPLD编编程程下下载载的的连连线线如如图图7.22所所示
21、示。这这种种连连线线方方式式既既可可以以对对CPLD进进行行测测试试，也可以进行编程下载。也可以进行编程下载。 8/30/202418图图7.22 CPLD编程下载连线图编程下载连线图TCKTDOTMSTDIAlteraMAX7000系列系列器件器件GNDVCC241013591k 1k 1k 8/30/202419由于由于ISP器件具有串行编程方式，即菊花链结器件具有串行编程方式，即菊花链结构，其特点是各片共用一套构，其特点是各片共用一套ISP编程接口，每片的编程接口，每片的SDI输入端与前一片的输入端与前一片的SDO输出端相连，最前面一片输出端相连，最前面一片的的SDI端和最后一片的端和最
22、后一片的SDO端与端与ISP编程口相连，构编程口相连，构成一个类似移位寄存器的链形结构。因此采用成一个类似移位寄存器的链形结构。因此采用JTAG模式可以对多个模式可以对多个CPLD器件进行器件进行ISP在系统编程，多在系统编程，多CPLD芯片芯片ISP编程下载的连线如图编程下载的连线如图7.23所示。所示。 8/30/202420GND图图7.23 多多CPLD编程下载连线图编程下载连线图VCC241013591k 1k 1k TDOTDITCK TMSTDOTDITCK TMSTDOTDITCK TMSAltera的的MAX7000系列器件或其他系列器件或其他JTAG器件器件8/30/202
23、4216.3.2 使用使用PC机的并口配置机的并口配置FPGA基于基于SRAM LUT结构的结构的FPGA不属于不属于ISP器件，它器件，它是以在线可重配置方式是以在线可重配置方式ICR（In Circuit Reconfigurability）改变芯片内部的结构来进行硬件验）改变芯片内部的结构来进行硬件验证。利用证。利用FPGA进行电路设计时，可以通过下载电缆与进行电路设计时，可以通过下载电缆与PC机的并口连接，将设计文件编程下载到机的并口连接，将设计文件编程下载到FPGA中。中。使用使用PCPC机的并口通过机的并口通过ByteBlasterByteBlaster下载电缆对多个下载电缆对多个
24、FPGAFPGA器件进行配置的电路连接如图器件进行配置的电路连接如图7.247.24所示。所示。 8/30/202422图图7.24 多多FPGA芯片配置连线图芯片配置连线图VCC241013591k 1k CONF_DONEnSTATUSDCLKnCEOMSEL1MSEL2nCEDATA0nCONFIGCONF_DONEnSTATUSDCLKnCEOMSEL1MSEL2nCEDATA0nCONFIG1k 1k 1k 1.2 Cyclone 器器 件件 n n1. 1. 新型可编程架构新型可编程架构n nCycloneCyclone系系列列器器件件基基于于一一种种全全新新的的低低成成本本架架构
25、构，从从设设计计之之初初就就充充分分考考虑虑了了成成本本的的节节省省，因因此此可可以以为为价价格格敏敏感感的的应应用用提提供供全全新新的的可可编编程程的的解决方案。解决方案。n n低成本低成本FPGAFPGA的设计过程要面临许多的的设计过程要面临许多的挑战，其中最具挑战性的就是如何在性能、特性挑战，其中最具挑战性的就是如何在性能、特性以及价格中间找到一个合适的定位。以及价格中间找到一个合适的定位。FPGAFPGA设计设计师必须找到一个平衡点师必须找到一个平衡点( (如图如图1.171.17所示所示), ),以确保在以确保在可编程片上系统可编程片上系统(SOPC)(SOPC)方案中既可以提供充足
26、的方案中既可以提供充足的逻辑单元和存储器容量，又不会使价格过高。逻辑单元和存储器容量，又不会使价格过高。 图1.17 器件性能、特性和成本之间的平衡关系 n nCycloneCyclone器器器器件件件件设设设设计计计计时时时时选选选选择择择择了了了了较较较较小小小小的的的的封封封封装装装装形形形形式式式式，以以以以提提提提供供供供给给给给用用用用户户户户足足足足够够够够的的的的I/OI/O管管管管脚脚脚脚和和和和良良良良好好好好的的的的功功功功耗耗耗耗特特特特性性性性。在在在在此此此此基基基基础础础础上上上上，根根根根据据据据封封封封装装装装的的的的物物物物理理理理尺尺尺尺寸寸寸寸定定定定义
27、义义义裸裸裸裸片片片片连连连连接接接接点点点点的的的的最最最最大大大大尺尺尺尺寸寸寸寸，装装装装入入入入尽尽尽尽可可可可能能能能多多多多的的的的逻逻逻逻辑辑辑辑结结结结构构构构和和和和存存存存储储储储器器器器块块块块，从从从从而而而而保保保保证证证证每每每每种种种种封封封封装装装装都都都都装装装装入最多的逻辑资源。入最多的逻辑资源。入最多的逻辑资源。入最多的逻辑资源。n n1) Cyclone1) Cyclone架构架构架构架构n nCycloneCyclone架构参考图架构参考图架构参考图架构参考图1.181.18所示，垂直结所示，垂直结所示，垂直结所示，垂直结构的逻辑单元构的逻辑单元构的逻
28、辑单元构的逻辑单元(LE)(LE)、嵌入式存储块和锁相环嵌入式存储块和锁相环嵌入式存储块和锁相环嵌入式存储块和锁相环(PLL)(PLL)周围环绕着周围环绕着周围环绕着周围环绕着I/OI/O单元单元单元单元(IOE)(IOE)(图图图图1.18)1.18)，高效，高效，高效，高效的内部连线和低延时的时钟网络保证了每个结的内部连线和低延时的时钟网络保证了每个结的内部连线和低延时的时钟网络保证了每个结的内部连线和低延时的时钟网络保证了每个结构单元之间时钟和数据信号的连通性。构单元之间时钟和数据信号的连通性。构单元之间时钟和数据信号的连通性。构单元之间时钟和数据信号的连通性。 图1.18 EP1C20
29、 器件平面图 n n 器器件件周周围围分分区区工工作作的的I/OI/O单单元元被被划划分分为为不不同同的的I/OI/O块块。这这些些I/OI/O块块支支持持一一系系列列单单端端和和差差分分I/OI/O电电平平标标准准，包包括括SSTL-2SSTL-2、SSTL-3SSTL-3以以及及最最高高311 311 MbpsMbps的的LVDS LVDS 接接口口标标准准。每每个个I/OI/O单单元元包包含含有有3 3个个寄寄存存器器以以实实现现双双倍倍数数据据速速率率(DDR)(DDR)的的应应用用，另另外外还还包包含含其其他他的的I/OI/O特特性性相相关关电电路路，如如总总线线驱驱动动能力可编程、
30、总线保持以及电平摆率可编程等。能力可编程、总线保持以及电平摆率可编程等。n nI/O I/O 块块配配备备了了专专门门的的外外部部存存储储器器接接口口电电路路。该该接接口口电电路路大大大大简简化化了了与与外外部部存存储储器器( (包包括括DDR DDR SDRAMSDRAM和和FCRAMFCRAM器器件件) )的的数数据据交交换换过过程程，可可以以达达到到266 266 Mbps(133 Mbps(133 MHzMHz时时钟钟频频率率) )的的最最大大数数据交换速率。据交换速率。n nCycloneCyclone器器件件支支持持3232比比特特/66 /66 MHz MHz PCIPCI接接口
31、口。每每个个I/OI/O单单元元提提供供从从管管脚脚到到FPGAFPGA内内核核的的多多条条路路径径，以以便便器器件满足相关的建立和保持时间。件满足相关的建立和保持时间。n nCycloneCyclone器件的容量最小为器件的容量最小为29102910个逻辑单元及个逻辑单元及59 90459 904比特存储器，最大为比特存储器，最大为20 06020 060个逻辑单元和个逻辑单元和294 912294 912比比特存储器。特存储器。n n2) 2) 时钟分配时钟分配n n所有所有CycloneCyclone器件由最多器件由最多8 8根全局时钟线组成的根全局时钟线组成的全局时钟网络驱动，从器件的
32、任何位置都可以访问这些时全局时钟网络驱动，从器件的任何位置都可以访问这些时钟线，它们的驱动源可以是输入引脚、锁相环的输出时钟、钟线，它们的驱动源可以是输入引脚、锁相环的输出时钟、DDR/PCIDDR/PCI接口的输入信号以及内部逻辑生成的输出信号接口的输入信号以及内部逻辑生成的输出信号( (如图如图1.191.19所示所示) )。 图1.19 Cyclone器件时钟网络 n n2. 2. 嵌入式存储资源嵌入式存储资源 n nCycloneCyclone器器件件为为在在FPGAFPGA上上实实现现低低成成本本的的数数字字信信号号处处理理(DSP)(DSP)系系统统提提供供了了一一个个理理想想的的
33、平平台台。它它为为设设计计工工程程师师提提供供了灵活的硬件解决方案，能够实现设计中所需的多个乘法器。了灵活的硬件解决方案，能够实现设计中所需的多个乘法器。n nCycloneCyclone器器件件中中的的M4KM4K块块可可用用来来实实现现软软乘乘法法器器，以以满满足足图图像像处处理理、音音频频处处理理和和消消费费类类电电子子系系统统的的需需要要。软软乘乘法法器器可可以以根根据据所所需需数数据据位位宽宽、系系数数位位宽宽来来定定制制，并并且且根根据据需需要要选择精度。选择精度。n n利用利用M4KM4K块，可采用并行乘法方式或分布式运算块，可采用并行乘法方式或分布式运算方式来实现不同数据宽度的
34、软乘法器。这两种不同的实现方方式来实现不同数据宽度的软乘法器。这两种不同的实现方法提供了等待时间、存储器利用率和乘法器尺寸上的灵活性。法提供了等待时间、存储器利用率和乘法器尺寸上的灵活性。图图1.201.20显示了使用显示了使用Cyclone FPGACyclone FPGA的的M4KM4K块并采用分布式运算块并采用分布式运算方式实现的有限脉冲响应方式实现的有限脉冲响应(FIR)(FIR)滤波器。表滤波器。表1.71.7汇总了在汇总了在CycloneCyclone器件的器件的M4KM4K块中可以实现的乘法器的数量。块中可以实现的乘法器的数量。 图1.20 用M4K块采用分布式运算方式实现的FI
35、R滤波器 表1.7 在M4K块中实现1818位乘法器 n n3. 专用外部存储接口电路n nDDR SDRAM拥有与SDR相同的结构，但是在时钟的上下沿都传输数据，从而使数据交换的带宽加倍。FCRAM则是一种延迟时间较低、基于SRAM功能架构的存储器件。在大容量、低功耗的应用环境下，FCRAM提供了更好的性能。和SDRAM类似，FCRAM支持在时钟的上下两个沿进行数据交换，适用于流水线存储和预置数据操作，与SDRAM架构的存储器相比，所需的访问时钟周期大大减少。 n nCyclone Cyclone 器器件件通通过过片片内内内内嵌嵌的的专专用用接接口口电电路路实实现现与与双双数数据据速速率率(
36、DDR)SDRAM(DDR)SDRAM和和FCRAMFCRAM以以及及单单数数据据速速率率(SDR)SDRAM(SDR)SDRAM器器件件进进行行快快速速可可靠靠的的数数据据交交换换，最最高高速速率率可可达达到到266 266 MbpsMbps。如如果果再再结结合合针针对对CycloneCyclone器器件件优优化化的的即即取取即即用用的的IP(Intellectual IP(Intellectual Property)Property)控控制制器器核核，工工程程师师可可以以在在几几分分钟钟之之内内将将一一个个SDRAMSDRAM和和FCRAMFCRAM的功能合并到一个系统之中。的功能合并到一
37、个系统之中。n n如图如图1.211.21所示，所有所示，所有CycloneCyclone器件使用优化的器件使用优化的I/OI/O引引脚实现和脚实现和DDR SDRAMDDR SDRAM、FCRAMFCRAM器件的接口连接。每一个器件的接口连接。每一个I/OI/O区包含两套接口信号引脚，每套引脚含区包含两套接口信号引脚，每套引脚含1 1个数据采样信号个数据采样信号(DQS)(DQS)引脚和引脚和8 8个关联数据个关联数据(DQ)(DQ)引脚。这些引脚采用引脚。这些引脚采用SSTL-2 SSTL-2 ClassClass电平标准来实现和外部存储器件的高速数据传输。每电平标准来实现和外部存储器件的
38、高速数据传输。每个器件最多可支持个器件最多可支持4848个个DQDQ引脚和对应引脚和对应8 8个个DQSDQS引脚，支持一引脚，支持一个个3232位宽的具有纠错能力的双列存储器模块位宽的具有纠错能力的双列存储器模块(DIMM)(DIMM)。 图1.21 DQS和DQ信号引脚 n n图1.22显示了从存储器件读取一个单一比特数据的读操作。DQS信号位于输入的DQ信号的中央，用来驱动器件内的全局时钟网络。DQ信号在时钟的上下沿被FPGA的寄存器采样，并使用第二组上升沿采样的内部寄存器使之与系统时钟同步。 图1.22 外部存储器读操作 n n图1.23显示了往外部存储器件写入一个比特数据的写操作。输
39、出给外部存储器件的DQS信号与输出的数据信号有90的相移，输出使能逻辑用来满足前后缓冲的时序要求。n n通过一套寄存器和输出多路复用器，数据A和数据B在时钟的上、下两个沿合成DQ信号，输出给外部存储器件，该时钟和内部系统时钟同步。 图1.23 外部存储器件写操作 n n4. 支持的接口及协议 n n1) PCIn n PCI 是一个标准的总线型接口，通常用于集成组件、外设插板，还用于处理器和存储系统之间的内部连接。Cyclone器件兼容3.3 V PCI局部总线规范2.2版本，支持高达66 MHz的32位PCI总线。Cyclone器件中的I/O单元经过专门设计，可以匹配严格的PCI标准所要求的
40、建立和保持时间。为了提供最大的灵活性，每个输入信号都可以通过两个独立的延时路径输入到不同的芯片区域(如图1.24所示)。 图1.24 Cyclone器件的I/O单元 n n2) SDRAM2) SDRAM及及FCRAMFCRAM接口接口n nCycloneCyclone器器件件可可以以通通过过内内建建的的专专用用接接口口与与单单数数据据速率和双数据速率速率和双数据速率SDRAMSDRAM连接。连接。n n3) 10/1003) 10/100及千兆以太网及千兆以太网n n以以太太网网是是局局域域网网(LAN)(LAN)中中使使用用最最广广泛泛的的访访问问方方式式，其其定定义义的的标标准准是是IE
41、EE IEEE 802.3802.3标标准准。用用CycloneCyclone器器件件实实现现的的以以太太网网媒媒体体存存取取控控制制器器与与物物理理层层器器件件的的接接口口速速率率可可以以达达到到10 10 MbpsMbps、100 100 MbpsMbps或或1 1 GbpsGbps的的最最大大带带宽宽。如如果果结结合合针针对对CycloenCycloen器器件件优优化化的的IPIP核核，用用户户可可以以很很容容易易地地在在CycloneCyclone芯芯片中实现以太网的片中实现以太网的MACMAC功能。功能。 n n4) 4) 串行总线接口串行总线接口n nCycloneCyclone器
42、件支持一系列的串行总线接口，如串器件支持一系列的串行总线接口，如串行外设接口行外设接口(SPI)(SPI)、I I2 2C C、IEEE 1394 IEEE 1394 标准和通用串行总线标准和通用串行总线(USB)(USB)，如表如表1.81.8所示。所示。 表1.8 Cyclone器件支持的串行总线接口 n n表表1.81.8中的最大带宽大于等于数据速率。中的最大带宽大于等于数据速率。n n通通过过在在CycloneCyclone器器件件中中实实现现SPISPI和和I I2 2C C标标准准，可可以以在在集集成成电电路路、处处理理器器和和外外设设之之间间提提供供一一个个低低速速的的通通信信链
43、链路路。IEEE IEEE 13941394和和USB USB 也也可可以以在在处处理理器器、计计算算机机和和其其他他器器件件之之间间建建立立一一条条链链接接。CycloneCyclone器器件件可可以以用用来实现与来实现与PHYPHY器件的总线控制和接口功能。器件的总线控制和接口功能。n n5) 5) 通信协议通信协议n nCycloneCyclone器器件件支支持持一一系系列列的的通通信信协协议议，包包括括E1E1、E3E3、T1T1、T3T3和和SONET/SDH(SONET/SDH(见表见表1.9)1.9)等。等。表1.9 Cyclone器件支持的通信协议 n nE1和E3是欧洲数字传
44、输标准；T1和T3是相应的北美数字传输标准；SONET/SDH是光纤上的数字传输标准。n nCyclone器件还可以实现POS-PHY和UTOPIA通信接口协议，如表1.10所示。 表1.10 Cyclone器件支持的通信接口协议 n nPOS-PHYPOS-PHY和和UTOPIAUTOPIA协协议议分分别别为为SONET/SDHSONET/SDH和和异异步步传传输输模模式式(ATM)(ATM)提提供供物物理理层层和和链链路路层层的的接接口口，可可以以在在Cyclone Cyclone 器件中实现。器件中实现。n n这这些些通通信信接接口口协协议议一一般般用用于于中中低低端端通通信信设设备备中
45、中，CycloneCyclone器器件件可可以以满满足足这这些些应应用用在在性性能能上上、逻逻辑辑密密度度上上和和系统特性上的需求。系统特性上的需求。n n5. 5. 锁相环的实现锁相环的实现 n nCycloneCyclone器件内置最多器件内置最多2 2个增强型锁相环，可给个增强型锁相环，可给用户提供高性能的时钟管理能力，如频率合成、可编程移用户提供高性能的时钟管理能力，如频率合成、可编程移相、片外时钟输出、可编程占空比、失锁检测以及高速差相、片外时钟输出、可编程占空比、失锁检测以及高速差分时钟信号的输入和输出等。图分时钟信号的输入和输出等。图1.251.25所示为所示为CycloneCy
46、clone器件器件内锁相环的原理框图。内锁相环的原理框图。 图1.25 Cyclone器件锁相环原理框图 n nCycloneCyclone的的锁锁相相环环电电路路具具有有时时钟钟合合成成功功能能，内内部部实实际际运运行行的的时时钟钟可可以以不不同同于于输输入入的的时时钟钟频频率率。每每个个锁锁相相环环可可以以提提供供3 3个个不不同同频频率率的的输输出出。锁锁相相环环提提供供两两个个比比例例因因子子分分别别为为mm和和n n的的除除法法计计数数器器，其其中中的的mm、n n和和后后比比例例计计数数器器(g0(g0、g1g1和和e)e)可可以以设设置置成成从从1 1到到3232之间的任意整数。
47、之间的任意整数。n nCycloneCyclone的的锁锁相相环环还还可可以以实实现现对对一一个个应应用用进进行行时时分分复复用用的的功功能能，这这样样对对于于某某些些特特定定的的电电路路就就可可以以在在一一个个时时钟钟周周期期内内运运行行多多次次。通通过过时时分分复复用用，可可以以用用较较少少的的逻逻辑辑资资源源来来实实现现所所需需要要的的功功能能，因因此此可可以以利利用用这这种种共共享享资资源源的的方方法法来来增增加加芯芯片片内内的的可可用用资源。资源。 n nCyclone中的每个锁相环还可以有一个差分的或单端的片外时钟输出。每个锁相环有一对片外时钟输出管脚，该输出管脚可以支持表1.11
48、所示的多种I/O标准。外部时钟输出可以用作系统时钟或用来同步整个板上的不同器件，其时钟反馈特性可以用来补偿内部的延时或使输出的时钟与输入时钟相位对齐。 表1.11 Cyclone锁相环特性 n n表中m、n除法计数器和后比例计数器的范围从1到32；最小的项移为VCO周期除以8。如果以度为单位增加，Cyclone器件的输出至少可以以45递增，更小的增加度数有可能受到频率和分频系数的限制。 n nCyclone的锁相环具有可编程移相的能力。用户可以在一个时间单元内对时钟进行移相，最高分辨率达到150 ps(皮秒)。可编程移相特性一般用于匹配那些关键时序路径上时钟沿的约束，如建立时间和保持时间的约束
49、。 n nn nCyclon PLL的相位锁定信号用来指示输出时钟相对于参考时钟相位已经完全稳定地锁定。它一般用于系统控制和同步整个板子上的其他不同器件。n nCyclone的锁相环具有可编程占空比的能力。可编程占空比使得锁相环可以产生不同占空比的输出时钟。n n6. I/O6. I/O特性特性 n nCycloneCyclone器器件件可可以以支支持持差差分分的的I/OI/O标标准准，如如LVDSLVDS和和去去抖抖动动差差分分信信号号(RSDS)(RSDS)，当当然然也也支支持持单单端端的的I/OI/O标准，如标准，如LVTTLLVTTL、LVCMOSLVCMOS、SSTLSSTL和和PC
50、IPCI。n nCycloneCyclone器件可以支持最多器件可以支持最多129129个通道的个通道的LVDSLVDS和和RSDSRSDS。CycloneCyclone器件内的器件内的LVDSLVDS缓冲器可以支缓冲器可以支持最高达持最高达640 Mbps640 Mbps的数据传输速度。与单端的的数据传输速度。与单端的I/OI/O标准标准相比，这些内置于相比，这些内置于CycloneCyclone器件内部的器件内部的LVDSLVDS缓冲器保缓冲器保持了信号的完整性，并具有更低的电磁干扰持了信号的完整性，并具有更低的电磁干扰(EMI)(EMI)和更和更低的电源功耗。图低的电源功耗。图1.261
51、.26所示为所示为CycloneCyclone器件内部的器件内部的LVDSLVDS接口。表接口。表1.121.12列出了列出了CycloneCyclone器件内部器件内部LVDSLVDS和和RSDSRSDS数数据通道的数目及数据传输速度。据通道的数目及数据传输速度。 图1.26 Cyclone器件内部的LVDS接口 表1.12 每个Cyclone器件内部LVDS通道和 RSDS通道的数目及其性能 n n表1.12中的TQFP 表示薄型方块扁平封装；PQFP 表示塑料方块平面封装。 n nCyclone器件提供常用的单端I/O标准的支持，如LVTTL、LVCMOS、SSTL-2、SSTL-3和P
52、CI，用于与板上其他器件的接口。单端I/O可以提供比差分I/O标准更强的电流驱动能力，主要应用在与高性能存储器的接口中，如双数据速率(DDR)的SDRAM和FCRAM器件。表1.13列出了Cyclone器件可以支持的单端I/O信号标准。 表1.13 Cyclone器件支持的单端I/O信号标准 n n7. 7. 支持支持NiosNios 系列嵌入式处理器系列嵌入式处理器 n nCyclone Cyclone 器器件件可可以以实实现现NiosNios 嵌嵌入入式式处处理理器器，而而且且只只占占用用不不到到600600个个逻逻辑辑单单元元(LE)(LE)，因因此此在在含含多多达达2026020260
53、个个LELE的的最最大大CycloneCyclone器器件中，可以将多个件中，可以将多个NiosNios 处理器集成到一个处理器集成到一个CycloneCyclone器件中。器件中。n nNiosNios 系系列列嵌嵌入入式式处处理理器器以以第第一一代代NiosNios处处理理器器为为基基础础，提提供供三三种种内内核核来来满满足足嵌嵌入入式式处处理理器器的的应应用用。设设计计者者可可以以从从高高性性能能内内核核( (超超过过200 200 DMIPS DMIPS ) )、低低成成本本内内核核( (低低于于5050美美分分的的逻逻辑辑资资源源消消耗耗) )和和性性价价比比平平衡的标准内核中进行选
54、择。衡的标准内核中进行选择。n n图图1.271.27是在是在CycloneCyclone器件中运用器件中运用NiosNios嵌入式处理器的一个嵌入式处理器的一个实例。功能丰富、性能优化的实例。功能丰富、性能优化的NiosNios处理器内核和外围设备可以被整合处理器内核和外围设备可以被整合到各种有特殊需求的嵌入式系统中去。到各种有特殊需求的嵌入式系统中去。 图1.27 性价比高的Nios嵌入式处理器解决方案 n nNiosNios 处理器和外围设备占用约处理器和外围设备占用约600 600 LELE。开发人员通过往开发人员通过往NiosNios 处理器指令集中增处理器指令集中增加定制指令，可以
55、加速软件算法。定制指令可加定制指令，可以加速软件算法。定制指令可以在一个时钟周期的时间内完成复杂的处理任以在一个时钟周期的时间内完成复杂的处理任务，为系统优化提供了一种高性价比的解决方务，为系统优化提供了一种高性价比的解决方案。用户添加的定制指令可以访问存储器和案。用户添加的定制指令可以访问存储器和NiosNios系统外部的逻辑，提供了高效、灵活的系统外部的逻辑，提供了高效、灵活的访问数据和逻辑资源的能力。定制指令允许设访问数据和逻辑资源的能力。定制指令允许设计者灵活、轻便地设计高端软件，同时保留了计者灵活、轻便地设计高端软件，同时保留了并行硬件操作在可编程逻辑器件并行硬件操作在可编程逻辑器件(PLD)(PLD)中的性中的性能优势。能优势。 n n8. 配置方案n n串行配置器件(见图1.28)系列包括EPCS1和EPCS4两个产品，分别提供1 Mb和4 Mb的存储容量。该配置器件在保证低成本的同时还具备在系统编程(ISP)能力和多次编程能力，且具有包括ISP和Flash存储器访问接口等特性，8引脚小外形封装，增加了在低价格、小面积应用领域的使用机会。 图1.28 串行配置器件 n n串行配置器件最高达64 Mb的存储容量使得它为Stratix系列器件提供了一种价格敏感、小型化的配置方案。
