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1、第五章时序逻辑电路作业:P319-6.1.5 、P321-6.2.4 、P325-6.5.1、P328-6.5.151、时序逻辑电路的基本概念；2、时序电路的逻辑分析方法；3、时序电路的设计方法；4、序列检测器；5、计数器；6、寄存器及移位寄存器；知识要点:1、掌握时序逻辑电路功能的表示方法；2、掌握基于MSI为组件的时序电路的分析；3、掌握基于MSI为组件的时序电路的设计；4、掌握基于MSI为组件的计数器的分析与设计；知识重点:10学时第一节时序逻辑电路的基本概念一、时序逻辑电路的特点及基本结构1、时序逻辑电路的含义（时序逻辑电路的功能特点）任一时刻的输出信号不仅取决于当时的输入信号，同时取
2、决于电路原有的状态。简称为时序电路输出与电路原有状态有关，是时序电路和组合电路在逻辑功能上的根本区别。2、时序电路的组成特点（基本结构）既然输出还取决于电路的原有状态，则电路必须具备记忆功能，即包含存储电路。则：时序电路在构成上具有以下结构特点：电路包含组合电路和存储电路两部分，且存储电路必不可少；存储电路的状态必须反馈到输入端，且与输入信号共同决定组合电路的输出；结构框图如下：组合电路存储电路Y1 YkZjZ1X iQ r Q 1X1, X i ) 1X = ( X 1 , X 2 ,其中：输入信号, Y k ) 1= ( Y 1 , Y 2 ,驱动信号 Y, Z j ) 1Z = ( Z
3、1 , Z 2 ,输出信号, Q r ) 1= ( Q 1 , Q 2 ,输出状态 Q则： 输出方程Z = F 1 ( X , Q n )（存储电路的激励方程）（存储电路的次态方程）驱动方程状态方程Y = F 2 ( X , Q n )Q n+1 = F3 (Y , Q n )二、时序电路的分类1、按电路中触发器的状态变化是否同步分为同步时序电路：电路中触发器受到同一时钟脉冲控制；异步时序电路：电路中触发器不受到同一时钟脉冲控制；2、按电路输出信号的特性分为Mealy型时序电路：其输出不仅与现态有关，还取决于电路的输入。即：Z= F ( X , Q n )存储电路组 组合 合电 电路 路组合电
4、路Q nZ = F ( X , Qn )XCPMealy(米利)型电路模型Moore型时序电路：其输出只取决于电路的现态。即：Z= F (Q n )存储电路组 组合 合电 电路 路组合电路nQZ = F (Qn )XCPMoore(穆尔)型电路模型3、按电路逻辑功能划分为4、按电路能否编程分为可编程时序电路；不可编程时序电路；5、按集成度规模分为SSI；MSI；LSI；VLSI；6、按使用的开关元件分为TTL型；CMOS型；计数器寄存器移位寄存器读/写存储器顺序脉冲发生器，等输出方程.反映输出；Z = F1 ( X , Q n )驱动方程Y = F2 ( X , Q n ) 反映存储电路的输入
5、，属于激励变量；反映存储电路的次态，属于状态变量；状态方程 Q= F3 (Y , Q n )n +1三、时序电路逻辑功能表示方法类同触发器逻辑功能的表示方法（触发器本身就是一个时序电路，只不过功能简单罢了）。1、逻辑表达式（又名逻辑方程式）包含三个方程，即：与电路的输入X 和现态之间对应取值的表格。其格式有两种：Q n +1 / Z Xn +1n n+12、状态表（输 入）Q n（电路现态）（电路次态 / 输出）状态表是输出Z 、次态Q格式一格式二Q n（现态）Z（输出）Q n +1（次态）X（输入）n状态表读法：处在现态 Q的时序电路，当输入X时该电路将进入输出为 Z 的次态Qn + 1Q/
6、ZXQ/ZXXn1QQ n2Q1n+12Qn+1Z000011110011001101010101101010100110100100010001状态表如：某时序电路有四种状态，分别是S0=00、S1=01、S2=10、S3=11，其状态表如下：Qnn+1S0S1S2S30S1/01S3/0S2/0S3/0S0/1S0/0S1/0S2/1Qnn+100011011001/0111/010/011/000/100/001/010/1状态赋值Si+1SiX/Z3、状态图 电路状态转换规律及相应输入、输出取值关系的几何图形。其格式如下：输入/输出X/Z表示状态不变连线及箭头表示状态转换方向，由现态到
7、次态如：JK触发器状态图1 / 1/ 0 /0 /01J K/Q/ZXQnn+1S0S1S2S30S1/0S2/0S3/0S0/11S3/0S0/0S1/0S2/1如：某时序电路有四种状态，分别是S0=00、S1=01、S2=10、S3=11，其状态表如下：其状态图则为：0 /11 / 00 / 01 / 0S1S2S30 / 01 / 00 / 01 / 1S0以波形形式表达输入信号、输出信号、电路状态在时间上的对应关系。又名工作波形图。4、时序图第二节时序电路的分析一、时序电路分析的一般过程（基于SSI时序电路分析）寻求给定时序电路的逻辑功能，即找出电路的状态变量与输出变量随输入变量和时钟
8、信号变化而变化的规律。给定时序电路时钟方程特性方程驱动方程输出方程状态方程状态计算状态表状态图时序图CP触发沿电路功能说明基于SSI时序电路分析的一般框图二、时序电路分析的五步骤1、写方程式其中包括：时钟方程（主要针对异步电路而言）；驱动方程（各个触器的输 入信号表达式都必须写出来）；输出方程（视具体情况而定）。2、求状态方程电路的状态方程是构成电路的每个触发器次态方程的总体，即电路的状态是组成该电路的各个触发器来记忆和表示的。将驱动方程代入相应触发器的特性方程，即得电路的状态方程。3、状态计算即把电路输入和现态的各种可能取值代入状态方程和输出方程计算，以求出次态和输出。状态计算过程中应注意如
9、下事项：状态方程有效的时钟条件（取决于CP的触发沿）；电路的现态是指组成该电路各个触发器现态的组合；不能遗漏任何可能的输入与现态的取值组合；电路的现态既可以从给定值开始一次计算，也可以自行设定；4、绘制状态图、状态表、时序图说明5、电路逻辑功能说明（或抽象逻辑功能）与实际物理含义相结合；状态转换只能是从现态到次态；输出只能是现态的函数并不是次态的函数；只能在时钟有效沿到来时才实现状态的变更；结合时序图说明时钟、输入、输出及内部变量之间的时间关系。= J Q n + K Q n = QQ 0 0 0 0 0 2nJK:Q=JQ+KQn= J Q n + K Q n = QQ1 1 1 1 1 0
10、n= J Q n + K Q n = QQ 2 2 2 2 2 1nQ1Q0Q2FF0FF1FF2YCP三、同步时序电路的分析示例示例：试画出下述电路的状态图和时序图1、列方程式0 1 2时钟方程 CP = CP = CP = CP同步时序电路的时钟方程可省略；n n nnnJ 0 = Q 2K0 = Q2nnJ 1 = Q 0K1 = Q0驱动方程2、求状态方程n+1n则有J 2 = Q1nK 2 = Q1nn + 1n + 1n + 1= J Q n + K Q n = QQ1 1 1 1 1 0nY = Q 2 1 0nQ Qn + 1n + 1n + 1n nn000011101001
11、110100111000100111010011100011110001011111011Q 2n Q 1n QQ2n+1 Q1n +1 Q0n +1 Y按状态发生的顺序计算状态00001111001100110101010100110011010101011111000011110111Q2n+1 Q1n +1 Q0n +1 Yn0Q 2n Q 1n Q按可能的初态计算次态此方法一般不可取n n附：“有效状态、无效状态、有效循环、无效循环、能自启动、不能自启动”概念有效状态（有效序列）在时序电路中凡是被利用的状态统称为有效状态。如上表中的有效状态：无效状态（无效序列）在时序电路中凡是没有被利
12、用的状态称为无效状态。“有效”与“无 效”是相对概念。如上表中的无效状态：有效循环在时序电路中，凡是有效状态形成的循环称为有效循环。无效循环在时序电路中，凡是无效状态形成的循环称为无效循环。时序电路必须工作在有效循环。能自启动时序电路中的无效状态没有形成循环，则为能自启动的时序电路。不能自启动时序电路中的无效状态形成循环，则为不能自启动的时序电路（因干 扰，电路形成了无效循环，则就无法回到有效循环，电路就不能正常工作）。000001011111110100010101时序图：绘制时序图时，CP脉冲个数不得少于有效循环中的状态数，否则不能完整地反映电路全部工作情况。至于无效状态，绘制时序图时一般
13、不考虑。134501111111CPQ0 0Q1 0Q 2 0Y11101600102100100015、逻辑功能抽象：如六进制计数器/六分频器有效循环000001011111110100/1/1/0/1/1/1/1无效循环4、绘制状态图、时序图状态图：/1010101D2 = Q QQ0 0 = Q2n Q0n (CP )= D= D = QQ1 1 1n( Q 0n )Q2 2 = Q1n Q0n= D(CP )四、异步时序电路的分析示例示例：试绘制下图时序电路的状态图和时序图。FF0FF1FF2CPQ 2Q2Q 1Q1Q 0Q01、列方程式0 2时钟方程驱动方程CP = CP = CPC
14、P1 = Q 0nD0 = Q2n Q0nD1 = Q1nn n1 0（没有输出方程，或者说输出与现态完全相同或一致）2、求状态方程D :Q n +1 = Dn +1n +1n +1= D = QQ1 1 1nQ2 2 = Q1n Q0n= Dn +1n +1n +1( Q 0n )(CP )111001Q2n+1 Q1n +1 Q0n +10 0 1n0Q 2n Q 1n Q0 0 03、进行状态计算并列状态表nnn按状态发生的顺序计算次态0 1 nCP CP (Q0 ) CP2 0010100010111011000100011110000110004、绘制状态图说明电路能自启动00000
15、101111010011101010145100000131102010100CPQ0 0Q 1 0Q 2 06、逻辑功能抽象：如五进制计数器FF0FF1FF2CP5、绘制时序图Q 2Q2Q 1Q1Q 0Q0第三节时序电路的设计抽象原始状态图状态化简或合并状态分配（编码）确定状态图选择触发器（类型、数目）求方程（时钟方程、状态方程、驱动方程、输出方程）检查自启动？Y绘制电路图N2、修改无效状态的次态；3、修改驱动方程；4、利用异步输入端强制引入有效状态等；时序电路设计又称时序电路综合，是时序电路分析的逆过程。即从实际逻辑问题出发，设计出满足逻辑功能要求的电路，且力求最简。一、时序电路设计的一般
16、过程（基于SSI设计时序电路）实际逻辑问题1、重新选择编码；二、时序电路设计的一般步骤一般设计流程分为七步骤：1、逻辑抽象，建立原始状态图由逻辑功能求取状态转换图：根据给定设计要求，确定输入变量、输出变量、电路内部状态数以及状态之间的关系；定义输入变量、输出变量逻辑状态的含义，进行状态赋值，对电路中各个状态进行号，如 S0、S1.按题意建立原始状态图；如：设计一个串行数据检测电路，要求连续输入3个或3个以上的1时输出为1,其它情况输出为0。串行数据检测器YX0/ 0 S0S11/1S31/11/00/01/00/0S20/0S0代表输入为0的一个状态； S1代表输入第一个1的一个状态；S2代表
17、连续输入两个1的一个状态； S3代表连续输入三个1的一个状态；则：S2与S3是等价状态2、状态简化，求最简状态图确定等价状态。原始状态图中，凡是输入相同时输出也相同且要转换到的次态也相同，则是等价状态；合并等价状态，绘制最简状态图。（多个等价状态可以合并成一个状态，状态数目的减少可以减少构成电路的触发器的个数或门的个数）S0S1S21/1S31/01/00/00/00/00/01/1S1S21/11/01/0S00/00/00/00/ 0 S0S11/1S31/11/00/01/00/0S20/0确定二进制代码的位数：若状态数为M，二进制代码位数为 n ，则2n-1M 2n对电路状态进行编码（
18、n位二进制数 2n有种不同组合，对M个状态进行编码）；画出编码后的状态图（此时的状态图中，电路的次态、输出与现态及输入之间的函数关系则明确规定）；说明：若电路中有 2n个状态，则不存在无效状态，无需自启动的检查；若电路的状态数n3、状态分配，并绘制用二进制数进行编码后的状态图（建议再绘状态表）状态编码的方案不同，则设计的电路结构不同，具体地说：01101/11/01/0000/00/00/0如：显然：无效状态为11。4、选择触发器，求时钟方程、输出方程、状态方程选择触发器的类型和个数（JK触发器、D触发器，其个数应等于状态编码的位数n）；求时钟方程若采用同步方案，则个触发器的时钟都选用CP脉冲
19、；若采用异步方案，则需根据状态图绘制时序图，再从翻转要求出发选择合适的时钟信号；求输出方程；由状态图或状态表求输出信号的标准与或表达式；注意：无效状态对应的最小项应视为约束项处理，充分利用约束项化简。求状态方程若采用同步方案，由状态图直接写出次态的标准与或表达式，并利用约束项化简；若采用异步方案，一方面无效状态对应的最小项可当成约束项，另一方面不具有时钟条件的触发器的现态所对应的最小项也可以当成约束项；说明：一般同样的逻辑功能，异步时序电路总比同步时序电路简单。5、求驱动方程变换状态方程，使之具有和触发器特性方程相一致的表达形式；与特性方程相比较，按“变量相同、系数相等、两个方程必等”的原则，
20、求驱动方程；6、检查能否自启动将无效状态代入状态方程进行计算，在CP操作下能否回到有效状态；若不能自启动，则应采取措施，或重新状态编码，或修改驱动方程，等；7、绘制逻辑电路图先画触发器并进行必要的编号，标出有关的输入端和输出端；按时钟方程、驱动方程、输出方程连线。三、设计示例示例：设计一个串行数据检测电路，要求连续输入3个或3个以上的1时输出为1,其它情况输出为0。1、逻辑抽象，建立原始状态图定义X为输入信号，Y为输出信号，检测电路的输入信号是串行数据，输出信号是检测结果，由题意可知，电路内部约4个状态，其原始状态图如下：0/ 0 S0S1S21/1S31/11/00/01/00/00/02、
21、状态化简，绘制最简状态图（1）确定等价状态：输入相同，输出相同，且转换的次态也相同，则状态等价。显然S2与S3等价。（2）合并等价状态：S2与S3合并且用S2表示。0/ 0 S0S11/1S21/00/01/00/03、状态分配（状态编码），绘制二进制数编码后的状态图因为状态数为3，应取2位二进制编码。令S0=00、S1=01、S2=11，则编码后状态图如下：0/ 0 00011/1111/00/01/00/0n0111101111XQ 1n QQ1n +1 Q0n +1 Y相应状态表如下：按可能的初态计算次态000011001100010101000010001100000附：时序图从波形图
22、可以看出：此类情形适宜采用同步电路。34CPX 0Q0 0Q1 0Y 011102110111111111Y Q1 0nQQQQ1n +1Q1 0nQ= X00QQn +104、选择触发器，求时钟方程、输出方程、状态方程（1）选用上升沿触发的边沿JK触发器二个（电路只有三个状态）；（3）求输出方程（2）采用同步方案，则 CP0=CP1=CPn0XQ 1n QQ1n +1 Q0n +1 Y按可能的初态计算次态000000010000001111110011010101001101110001Xn1011010001111001（4）求状态方程n n1 0X01X00011110n01Y = X
23、Q1nn +10Q1n +1 = XQ0nY = X Q1nQ0n +1 = XQ1n +1 = XQ0n11111（1）变换状态方程 n +1Q1 Q1 0QXQ0n +1Q1 0nQn引入约束项以简化表达式（2）与特性方程作比较有：01Xn0001111001n5、求驱动方程方法：借助卡诺图将状态方程变换为与特性方程相一致或相似。n n00 01 11 10nJ1 = XQ0K1 = XJ 0 = XK0 = XY = X Q1nQ0n +1 = XQ1n +1 = XQ0n10006、检查所设计的电路能否自启动方法：将无效状态代入到输出方程和状态方程进行计算，判断无效状态能否进入有效循环
24、Q1中，若能则能自启动，反之则不能自启动。将无效状态10代入输出方程和状态方程计算。有：1/10/001可见，设计的电路能够自启动。7、绘制逻辑电路图Q0FF0FF1XCPY = X Q1nQ0n +1 = XQ1n +1 = XQ0nY分析：示例2：绘制01序列检测器的原始状态图。01序列检测器XY一个信号输入X，一个信号输出Y当 X 输入01序列时电路输出为1，则要求电路能记忆输入为 0 时的状态以及连续输入为01时的状态，即该电路应具有两个状态。令：S0代表输入为0时的初始状态，S1代表连续输入为0和1时的状态0/ 0 S0S11/01/10/0分 析：示例3：绘制1101序列检测器的原
25、始状态图。1101序列检测器XY0/ 0 S0S1S2S31/11/00/01/00/0S40/00/0一个信号输入X，一个信号输出Y当输入1101序列时电路输出为1，则要求电路能记忆的状态是0、1、11、110、1101共五个状态。令：S0代表输入为0时的初始状态，S1代表输入为1的状态，S2代表连续输入11时的状态，S3代表连续输入110时的状态，S4代表连续输入1101时的状态。1/01/00/ 0 S0S11/0S21/11/00/00/00/0从原始图可知，S1与S4是等价的（输入相同，输出相同，且转换的次态也相同）1/0S3则：要求电路能记忆0、1、10、101共四个状态。示例4：
26、绘制101序列检测器的状态图，且已知X0101011010，Y0001000010分析：101不重叠序列检测器（即101序列重叠出现时输出不为1）XY0/ 0 S0S1S21/01/01/10/00/00/01/0S3第四节计数器一、计数器的特点及其分类1、计数及计数器人们在日常生活、工作、学习、生产、科研中总是离不开计数，即人们做任何事情都应心中有数，广义地说就是计数。实现计数的器物就是计数器，如算盘、里程表、钟表等。2、数字电路中的计数器在数字电路中，把记忆输入CP脉冲个数的操作称为计数。能实现计数操作的电子电路称为计数器。其特点表现在：除输入计数脉冲（为触发的脉冲信号）信号外，一般没有其
27、它输入信号；输出是现态的函数，属于Moore型时序电路；电路的组成单元是时钟触发器；3、计数器的分类（1）按数的进制（数的编码）分二进制计数器按二进制数规律进行计数的电路；十进制计数器按十进制数规律进行计数的电路；N进制计数器如十二进制、六十进制等；（2）按计数过程中数字增减分加计数器当输入脉冲到来时按递增规律进行计数的电路；减计数器当输入脉冲到来时按递减规律进行计数的电路；可逆计数器既可以递增计数，也可以递减计数；（3）按计数器中触发器翻转是否同步分同步计数器各个时钟触发器的时钟信号均为输入计数脉冲；异步计数器（4）按计数器中使用的开关元件分TTL计数器CMOS计数器4、计数器的应用领域计数
28、：计数器分频：分频器；定时：定时器；产生节拍脉冲：时序发生器、 脉冲序列等。1 i电路特点：由三个D触发器组成，Q2QQ0 构成电路的状态，时钟特点CP +1 = QinQ1Q0Q2CLRCPRDFF0RDFF2RDFF1二、二进制计数器（一）基于SSI 的二进制计数器的分析1、二进制异步计数器以三位二进制异步计数器为例。（1）上升沿触发的二进制异步加计数器电路如下图所示。驱动方程 Di = QQ2n+1 Q1n +1 Q0n +1Q0nQ1nCPQ 1 1n (Q0n )= QQ 2 2n (Q1n )= Qn0Qn + 10= Qn + 1n + 1(CP )状态计算原理分析：列方程CP0
29、 = CP1 n2 n时钟方程 CP = Q0CP = Q1ni输出方程（无）求状态方程Q1Q0Q2CLRCPRDFF0RDFF2RDFF1注意：当时钟脉冲条件不满足时触发器维持现态。111000110110111101Q 2n Q 1n Q0 0 00 0 1按状态发生的顺序计算次态n0 0 0 1 0 1 0011100101001100101绘制状态图、时序图000001010011100101110111CPQ0Q 1Q 2功能说明：实现了二进制递增计数；习惯上，把一个具体的计数器能够记忆输入脉冲的数目称为计数器 的计数容量（或长度模）。如：三位计数器，可记忆8个CP脉冲，则称为模8加
30、计数器。事实上，计数器的容量、长度或模就是电路的有效状态数。实现了分频功能（计数器可以作为分频器）；Q0、Q1、Q2的周期分别是CP周期的2倍、4倍、8倍，则Q0、Q1、Q2对CP进行了2分频、4分频、8分频。电路特点：由三个T 型的JK触发器组成，Q2 1 0 构成电路的状态，时钟特点CPi +1QQ= Qin原理分析（分析过程、逻辑功能同前所述）。（2）下降沿触发的二进制异步加计数器电路如下图所示。1Q1Q0Q2FF0CPCLRRDRDRDFF2FF12、二进制异步减计数器以三位二进制异步减计数器为例。（1）上升沿触发的二进制异步减计数器1 i电路特点：由三个D触发器组成，Q2QQ0构成电
31、路的状态，时钟特点CP+1 = Qin原理分析：写方程、求状态方程、状态计算、绘制状态图、时序图Q1Q0Q2电路如下图所示。CLRCPRDFF0RDFF2RDFF1000111110101100011010001Q QQ电路特点：由三个T 型的JK触发器组成， 2 1 0 构成电路的状态，时钟特点CPi +1= Qin（2）下降沿触发的二进制异步减计数器电路如下图所示。Q1Q0Q2FF0CP1FF2FF1总结：二进制异步计数器级间连接规律（反映的是高位触发器的时钟脉冲触发信号的连接法），即高位触发器的时钟信号来自低位触发器的输出，其规律如下：加计数减计数下降沿上升沿CPi +1 = QinCP
32、i +1 = QinCPi +1 = QinCPi +1 = Qin= Q分析驱动方程： T1 0T2 = Q1 Q0可推广到一般：Ti +1 = Qi -1Qi -2 1 0 = Q j.Q Q3、二进制同步加计数器以三位二进制同步加计数器为例说明：二进制同步计数器一般均由T触发器组成；电路中的所有触发器的时钟信号一样，因而级间的连接规律只能由输入触发信号来实现；1电路由三个T 型的JK触发器组成。Q2QQ0 构成电路的状态，C是输出信号也是进位信号。CQ1Q0Q2FF01CPFF2FF1T0 = 1nnni -1j = 0其中 Q1 = 1Ti +1 = Qi -1Qi -2 1 0 =
33、Q nj= Qi -1 i - 2 1 0 = Q nj.Q Qi -1j = 0其中 Q1 = 1级间连接规律为：其中 Q1= 1i -1j = 0Q Q Q结构特点：级间连接规律是 Ti（无论是串行进位还是并行进位，二进制同步加计数器的级间连接规律是一样的）串行进位任意高位的触发器的翻转信号是所有低位进位信号非同时的使能。(上图电路属于串行进位计数器)并行进位任意高位的触发器的翻转信号是所有低位进位信号同时的使能。并行进位的不足之处在于各个触发器的负载不均匀，越是低位，驱动的门数越多，负载越重。4、二进制同步减计数器由 T 触发器组成的同步二进制减法计数器如数字电技术基础（第四版）清华大学
34、电子学教研组编阎石主编，P246图5.3.16；5、二进制同步可逆计数器双时钟同步十六进制可逆（加/减）计数器74LS193如数字电技术基础（第四版）清华大学电子学教研组编阎石主编，P250图5.3.19；电技术基础数字部分（第四版）康华光主编，P252图7.1.13；单时钟同步十六进制可逆（加/减）计数器74LS191如数字电技术基础（第四版）清华大学电子学教研组编阎石主编，P248图5.3.17；（二）基于SSI的二进制计数器的设计设计的关键在于逻辑抽象，建立状态图。所谓加法计数就是记忆CP脉冲的个数，且每来一个CP脉冲，计数器加1，随着输入计数脉个数的增加，计数器的值也增大，当计数器计满
35、时再来CP脉冲，计数器归零的同时给高位进位。所谓减法计数就是记忆CP脉冲的个数，且每来一个CP脉冲，计数器减1，当不够减时则向高位借位（如三位二进制减计数器，向高位借1当8）。则：二进制计数器逻辑抽象二进制加计数器二进制减计数器输入加计数脉冲CP输入减计数脉冲CP送给高位的进位C送给高位的借位BQ2 1 0nQ QQ2 1 0nQ Q如：三位二进制同步加计数器的状态图：n n/C000001010011100101110111/0/0/0/0/0/0/0/1三位二进制同步减计数器的状态图：n n/B000111110101100011010001/0/0/0/0/0/0/0/1Q Q QQ3
36、2 1 0n8421BCD码十进制减同步计数器输出借位信号B三、非二进制计数器基于SSI非二进制计数器设计典型的非二进制计数器十进制计数器，且按8421BCD码进行计数。以十进制同步减计数器的设计为例。1、逻辑抽象，建立状态图输入减计数脉冲CP原始状态图如下：S0S1S2S4/0/1S5S6S7S8S9S3/0/0/0/0/0/0/0/00000100110000110/0/1010101000011001000010111/0/0/0/0/0/0/0/0状态图：n n n/B0000100110000110/0/1010101000011001000010111/0/0/0/0/0/0/0/
37、0则状态表如下：Q3n0110000000111111Q 2n0001111000001111Q1n0001100110110011Q0n0101010101010101Q3n + 11100000000Q2n +10011110000Q1n +10011001100Q0n +11010101010B100000000011001000000100001001101000110010101111000Q 3 2 1 0n + 1Q Q QQ 1 0nQQ 3 2nQQ 1 0nQQ 3 2nQ卡诺图如下：n1000011110110100nn + 1 n + 1 n + 1Bn00011110
38、10110100n1Q 1 0nQQ 3 2nQ0 1 2 32、选择触发器，求时钟方程、输出方程和状态方程选择时钟下降沿触发的JK触发器，并分别用 FF0、FF1、FF2、FF3表示因采用同步电路，则时钟方程为：CP =CP =CP =CP =CP求输出方程：Bn00011110B = Q3n Q2n Q1n Q0n10110100n111111Q 3n + 1 Q Q nQ 2n + 1 Q Q nQ 3 2nQQ 3 2nQQ3n+1 = Q2n Q1n Q0n Q3n + Q0 3nQQ2n+1 = Q3n Q0 2n + (Q1n + Q0 2nQ)Q求状态方程nn n同理：n +1
39、 n n nn +1n0001111010110100n1 0n0001111010110100n1 0J 1 = Q3 Q2 Q0J 2 = Q3 Q0J 3 = Q2 Q1 Q0K 2 = Q1 Q04、检查电路能否自启动：将无效状态10101111分别代入状态方程计算。有可见，均能回到有效状态，电路能够自启动。5、绘制逻辑电路图（略）J 0 = 1K0 = 1nn nK 3 = Q0n nnK1 = Q0nnn +1n +1 n n nn nn3、求驱动方程：111111100101/0/001011011/0110111000011/0/0四、集成计数器序 言集成计数器是厂家生产的定型
40、产品，其函数关系已被固化在芯片中，状态分配（编码）是不能更改的，且多为自然态序编码。典型的集成计数器如下表所示 。异步异步同步异步异步异步（高电平）异步（低电平）异步异步单时钟4位二进制可逆双时钟4位二进制可逆十进制加法单时钟十进制可逆双时钟4位二进制加法二五十进制加法74LS19174LS1937416074LS19074LS29374LS290同步同步同步异步（低电平）异步（低电平）异步（低电平）4位二进制加法4位二进制加法4位二进制加法7416174HC16174HCT161同 步异 步预置数方式清零方式计数模式型号CP脉冲引入方式保 持保 持计 数 LHLHHHHHHHDCBADCBA
41、LHLLLL L输出预置数据输入时钟使能清零 预置RD(1) LD(9) EP(7) ET(10) CP(2)A(3)B(4) C(5) D(6) QA(14) QB(13) QC(12) QD(11)异步清零端集成4位二进制加计数器74161功能表进位输出端(15)B CRCO = ET QAQQQD1 234567816 15 14 13 12 1174161109集成双时钟4位二进制同步可逆计数器74193功能表加计数减计数/ HHHHLL预 置DCBADCBALL清 零LLLL HQDQA功能说明输出QB QC时钟 预置数据输入CPU CPD A B C D清零 预置RD LD1 23
42、4567816 15 14 13 12 1174193109集成计数器一般都设置有清零端和置数端，且清零和置数又有同步和异步之分。当CP触发沿到来时才能完成清零或置数的则为同步方式；通过时钟触发器的异步输入端实现清零或置数而与CP信号无关的则称为异步方式。因而，可以用清零端或置数端实现清零或置数，可以获得按自然态序进行计数的N进制计数器。2、可行性分析1、问题提出MN时，则需多片M进制集成计数器；如何用现有的M进制集成计数器实现N进制计数器？显然：MN时，则只需一片M进制集成计数器；3、实现的方法反馈清零法适用于清零输入端的集成计数器，又分为“同步清零端反馈清零”、“异步清零端反馈清零”。反馈
43、置数法适用于具有置数输入端的集成计数器，又分为“同步置数端反馈置数”、“异步置数端反馈置数”。反馈清零法在计数过程中，针对异步清零方式，不管它的输出状态处于何种状态，只要在异步清零端引入有效信号，则其输出立即回到0态，待清零信号消失后，又从0态开始计数；针对同步清零方式，则是在对应输出状态时，在同步清零端引入有效信号，待CP有效到来时，输出回到0态。4、实现的依据反馈置数法在计数过程中，将其输出的某一状态通过译码形成一个预置数控制信号反馈至置数控制端，待置数信号（或时钟信号、或使能信号）有效时，将预置数输入端的状态置入输出端，置数控制信号消失后，计数器则从被置入的状态开始重新计数。（一）基于M
44、SI的N进制计数器的分析分析五步骤：1、熟悉集成计数器的逻辑功能，包括清零方式、置数方式、时钟触发信号、预置数据输入端、输出位数等；2、求反馈逻辑，即清零端或置数端的逻辑表达式；对于反馈置数电路，则求置数端的逻辑表达式的同时还要求预置数据输入端的状态；对于反馈清零电路，则只需求清零端的逻辑表达式；3、确定初始状态；对于反馈清零电路，一般初始状态为0态；对于反馈置数电路，一般初始状态为预置态；4、按自然态序编码绘制状态图，并确定末尾状态；对于同步方式的反馈清零或置数电路，则末尾状态为SN的二进制码；对于异步方式的反馈清零或置数电路，则末尾状态为SN-1的二进制码；5、抽象逻辑功能；示例1：分析图
45、示逻辑功能。RCOLDRDQA1ETCP1EPDCBA74161QBQC QDC B正是异步清零方式， 1001状态仅在瞬间形成后又消失，则末尾状态为1000，显然10011111共七个状态不会出现。5、逻辑抽象：九进制加计数器。1分 析：1、74161：同步置数异步清零的4位二进制加集成计数器；2、清零逻辑：RD = QD Q A3、初始状态：QDQQQA =00004、绘制状态图：0000 00010010 0011 0100 0101 0110 0111 1000 1001 Q 代表 SN1 状态为1的各个触发器Q端的连乘积 Q10- N -14、求反馈逻辑，即同步清零端或置数端的逻辑表
46、达式，且均为 PN -1 =10 N 15、画连线图。（二）基于MSI的N进制计数器的设计1、用同步清零端或置数端反馈清零或置数的N进制计数器设计设计五步骤：1、熟悉集成计数器的逻辑功能；2、绘制状态图；3、确立初始状态和末尾状态SN-1的二进制代码PN-1;若属于反馈清零，则初始状态为0态，末尾状态为SN-1;若属于反馈置数，则初始状态为预置态，末尾状态为SN-1，且预置输入端的值便直接求得；1 S2n 1是不会出现的，可以作为约束项处理，则PQ Q Q 代表 SN1 状态为1的各个触发器Q端的连乘积Q 代表S相应：PN 1 = Q3 Q2 Q1QQ 3 2n对于同步清零、置数端是低电平有效
47、，注意不排除有高电平有效的情形，如74193属于高电平清0。如：S N 1 的状态编码为1110，则 PN 1 = 1110 = Q3 Q 2 Q1 Q 0由于 SN=1010 N 1 0 N 1N 1Q0 N 1n n nPN 1 代表 S N 1 的状态译码，在时序电路中有PN1= Q10N1 Q00N1说明：00 N 1N 1状态为0的各个触发器Q 端的连乘积式中10 N 1n0111100010110100n1 0S N S 2n 1S N 1 Q ;10 N -1=4、求反馈逻辑，即异步清零端或置数端的逻辑表达式，且均为PN5、画连线图。2、用异步清零端或置数端反馈清零或置数的N进制
48、计数器设计设计五步骤：1、熟悉集成计数器的逻辑功能；2、绘制状态图；3、确立初始状态和末尾状态 SN 的二进制代码PN;4、求反馈逻辑：LD = QD QC QB QA 或 LD= RCO且D1、CB0、A1CP11ETEPLDRD11001ABCD74161RCOQAQBQCQD5、绘制连线图如下：ETEPABCDCP74161RCO1111001RDLDQAQBQCQD3、计数状态为10011111，跳过00001000九个状态，则只能采用反馈置数的方法。相应初始状态为1001，末尾状态为11113、设计示例示例1：试用74HCT161设计一个计数器，其计数状态为自然二进制数1001111
49、1。1、74HCT161同步置数异步清零的4位二进制加集成计数器；10011011110011011110111110102、绘制状态图：3、求反馈逻辑：RD= P6 = QC QB 或 LD= P5= QCQA且DCBA04、绘制连线图如下：ETEPDCBA74161RCORDLDQDQCQBQACP111反馈置数示例2：试用74161设计一个六进制计数器。1、74HCT161同步置数异步清零的4位二进制加集成计数器；2、初始状态定为0000：ETEPLDRDDCBA74161RCOQDQCQBQACP111反馈清零若异步清零，则末尾状态S6的编码为P6=0110；若同步置数，则末尾状态S5
50、的编码为P5=0101；0000 0001 0010 0011 0100异步清零时0101 0110 0000 0001 0010 0011 0100同步置数时01013、求反馈逻辑：若采用反馈清零方式，则RD = QDQC 且D、C、B、A各端悬空；且DCBA0若采用反馈置数方式，则 LD= QDQC4、绘制连线图如下：示例3：试用74193构成十二进制计数器。1、74193双时钟异步置数（低电平置数）异步清零（高电平清零）的4位二进制可逆集成计数器；2、初始状态定为0000，则末尾状态S12的编码为P12=1100（置数与清零均为异步方式）；ABCDDCPVLD RDBO CO74193
51、CPQD QC QB QACP反馈清零1ABCDQD QC QBCPDQ ACPVRD LDBO CO741931 CP反馈置数10000 0001 0010 0011 0100 0101 0110 0111 10001001 10101011 1100五、计数器容量的扩展集成计数器一般都设置有级联用的输入端和输出端，只要正确地把它们连接起来，可构成更大容量的计数器。74161如：应用74161组成256进制计数器。分 析：一片74161只能实现16进制加计数功能，而2561616，显然需要两片74161实现之。并行进位：同步计数，低位片的进位信号作为高位片的使能信号；片与片之间的连接方式串行
52、进位：异步计数，低位片的进位信号作为高位片的时钟脉冲；并行进位方式的256进制计数器可见：两片的计数时钟脉冲连接在一起，即同步计数方式，低位片的使能信号总处于计数状态，而高位片的使能端（EP、ET）与低位片的进位信号输出端RCO相连。这样，只有低位片计数至1111状态时，高位片计数使能，在下一个计数时钟脉冲作用时计数一次，而当低位片由1111状态变成0000状态时，低位片的RCO为0，高位片计数使能消失，高位片停止计数。ABCDETEPLDRCOQCQD74161QAQBCP111ETEPRDLDRDABCDRCOQAQBQCQD11QCQDABCDRCOETEPLD74161QAQBCP11
53、1ETEPRDLDRDABCD74161 RCOQAQBQCQD111串行进位方式的256进制计数器可见：两片的计数时钟脉冲没有连接在一起，即异步计数方式。两片的使能端（EP、ET）恒为1，使能信号保证芯片总处于计数状态，而与低位片的进位信号输出端RCO作为高位片的时钟脉冲信号，每当低位片计数至1111状态时，才向高位片发送一个计数脉冲，且当低位片由1111状态变成0000状态时，低位片的RCO由1变为0，高位片CP形成一个计数脉冲上升沿，计数一次，之后，高位片停止计数。第五节寄存器及移位寄存器一、寄存器的主要特点及其分类1、寄存器的概念所谓寄存器就是把二进制数据或代码暂时存储起来的操作。具有
54、寄存功能的电路称为寄存器。寄存器是一种基本的时序电路。2、寄存器的特点控制信号串行输入FF0、FF1、FFN1串行输出并行输出 Q iN位寄存器的结构示意图如下所示。并行输入Di从电路组成看，寄存器由具有存储功能的触发器组合起来而构成；从逻辑功能看，寄存器的任务是暂时存储二进制数据或代码，不对存储内容进行处理（即逻辑功能单一）；3、寄存器分类移位寄存器既具有存储数据的功能又具有移位功能的电路。所谓移位功能就是指寄存器所存数据在移位脉冲作用下逐次左或右移，因而可以实现并行输入/并行输出和串行输出、串行输入/并行输出、串行输出。该类寄存器的存储单元只能采用主从触发器和边沿触发器。（1）按功能差别分
55、：基本寄存器数据或代码只能并行输入，需要时也可能并行输出。该类寄存器的存储单元可以是基本触发器、同步触发器、主从触发器、边沿触发器；（2）按使用开关元件不同分：TTL寄存器。其中：基本寄存器有多位D型触发器（如74173、74174、74175），锁存器（如74116、74373、74375），寄存器阵列（如74170、74172、74670）；移位寄存器有单向移位寄存器（如74165、74195），双向移位寄存器（如7495、74194）。CMOS寄存器。其中：基本寄存器有多位D型触发器（如CC4042、CC40174）；移位寄存器有单向移位寄存器（如CC4015、CC4021），双向移位寄
56、存器（如CC4034、CC40194）。CPCRQ1FF0Q0Q0D0D1D2D3Q1Q2Q3Q2Q3RDRDRDRDFF1FF2FF31、电路组成由4个边沿D触发器组成，D0 D3 并行数据输入端，Q0 Q3 并行数据输出端，CR 异步清零端，CP 控制时钟端（送数据控制端）。二、基本寄存器以4位集成寄存器74LS175为例。基本电路图如下图所示。2、工作原理（1）清零功能 CR = 0 时异步清零。无论寄存器中原有内容是什么只要 CR = 0 有效，触发器复位为0态。（一般接收数据之前应有清零动作）（2）送数功能 CR = 1 且CP时，则Q3Q2Q1Q0= D3 D 2 D1 D0（3）
57、保持功能 CR = 1 且非CP时，则寄存器内容不变。采用D触发器作寄存器，其D端具有很强的抗干扰能力。CPCRQ1FF0Q0Q0D0D1D2D3Q1Q2Q3Q2Q3RDRDRDRDFF1FF2FF3Q1Q 0Q2Q3FF0FF1FF2FF3右移输出Do右移输入Di右移位时钟 CP三、移位寄存器根据移位的不同分：单向移位寄存器、双向移位寄存器。（一）单向移位寄存器1、电路组成：电路图如下图所示。（右移）2、工作原理：串行输入每来一个移位时钟（上升沿），数据输入并移至下一位；并行输出四个触发器同时输出；串行输出在连续四个移位脉冲作用下，输入数据依次从输入端传送到输出端；单向移动；Q2Q3FF0F
58、F1Q1FF2Q 0FF3左移输入Di左移输入出Do左移位时钟 CP（左移）工作原理：串行输入每来一个移位时钟（上升沿），数据输入并移至下一位；并行输出四个触发器同时输出；串行输出在连续四个移位脉冲作用下，输入数据依次从输入端传送到输出端；单向移动；特点：存储单元个数就是移位寄存器的位数；各个存储单元共用一个时钟信号，属于同步时序电路；典型器件741648位串行输入/并行输出单向移位寄存器清零保持移位移位移位LQ7Q6Q6Q6LQ1Q5Q5Q5LQ5Q4Q4Q4LQ4Q3Q3Q3LQ3Q2Q2Q2LQ2Q1Q1Q1LQ1Q0Q0Q0LQ0HLLHLHLLLHHHHQ7Q6Q5Q2Q1Q0功能说
59、明输 出Q3 Q4清零 时钟 串行输入Clear CP A B保持QAQBQC QDLLH左移HLQAQAQBQB QC QCHLHHLLHH置数右移AQBQBBQCQCCQDQDDHLD C B A HLHLLHHHHHH保持QAQBQC QDH/LH清零LLLL LQDQA并行输入D C B A时钟CP功能说明输 出QC QB输 入控制信号 串行输入S1 S2 左移DSL 右移DSR清零RD（二）双向移位寄存器既能左移又能右移。集成双向移位寄存器74LS1944位双向移位寄存器1、环形计数器电路如图所示。五、移位寄存器的特殊应用移位寄存器型计数器将移位寄存器的输出以一定方式馈送到串行输入端
60、，则可以得到一些电路简单、编码别具特色、用途极为广泛的移位寄存器型计数器。Q1Q 0Q2Q3FF0FF1FF2FF3CPn不难分析共有六个循环状态：0000111101011010001110010110110000100001010010000111101111101101显然，这种形式的计数器不能自启动，需要修改逻辑，要么重新启动，另外，环形计数器没有利用全部状态，相应状态利用率低。其特点D0 = Qi2、扭环形计数器约翰逊计数器电路图如图所示。Q1Q 0Q2Q3FF0FF1FF2FF3CPn，仍属于自循环移位寄存器。不难分析：电路共有两个循环状态，即：0000111111100111110000111000000101001011011001011101001010101001结束
