SOICMOS工艺及产品介绍[共31页]

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1、SOI/CMOS工艺及产品介绍工艺及产品介绍工程部工程部2014-7-1n概述概述n典型典型SOI材料主流制备技术材料主流制备技术n SOI器件特性器件特性n产品介绍产品介绍n概述概述概述1. 器件尺寸缩小，给体硅集成电路发展带来问题-静态功耗限制了Vt的进一步降低-栅氧化层厚度的降低，引起栅漏电以及带来可靠性问题-寄生闩锁效应使电路可靠性降低-功耗以及热耗问题已经成为“瓶颈”-器件隔离面积的相对增大，影响集成度和速度进一步提升-复杂的新工艺和昂贵的设备2. 对策-深槽隔离-Halo以及倒阱结构-应变沟道-高K值栅介质材料-新衬底材料SOI-新化合物衬底材料概述3. SOI优势(Silicon

2、 on Insulator)-速度高：结电容小； SOI器件的迁移率较高（低Vt带来纵向电场小)-功耗低：静态功耗=IL*VDD, IL较小导致静态功耗低； 动态功耗=C*f*VDD; 因 为结电容较低，所以动态功耗较小。-比较适合小尺寸器件 SOI器件的短沟效应较小；无体穿通问题；泄露电流小-特别适合低压低功耗器件 SOI器件-工艺步骤少，且与体硅工艺相容-抗辐照特性好 如采用全介质隔离结构，彻底消除体硅CMOS的闩锁效应，同时 具有极小的结面积，因此抗软失效、瞬时辐照的能力较强。4. SOI存在的问题-SOI材料质量，有待于提高。成本有待于降低。-SOI器件本身存在的寄生效应： 浮体效应以

3、及自加热效应-SOI器件特性有待于更深一步的了解，器件模型以及EDA仿真工具不完善-体硅技术的快速进展也抑制了SOI的研究与应用的进程nSOI材料主流制备方法及其特点材料主流制备方法及其特点EPISIMOXBSOISmart-Cut顶部硅层介质埋层硅衬底SOI材料主要结构介质层顶部硅层SOS结构SOI结构1. 异质外延(蓝宝石上外延硅)-把蓝宝石作为衬底，在其上外延生长单晶硅膜-只在一定程度上取得了成功，难以扩大应用 1） 界面上存在晶格失配，从而产生位错、层错或者孪晶等缺陷。质量难以控制 2） 蓝宝上的介电常数为10，此数值较大，会产生较大的寄生电容 3） 蓝宝石与硅的热膨胀系数相差一倍，使

4、得外延降温时，在硅中形成压应力 4） 蓝宝石中的Al在高温过程中，扩散进入硅中，恶化硅膜的纯度 5） 蓝宝石导热性差，器件散热不良SOI材料主要制备技术2. 注氧隔离(SIMOX）技术-Separation by Ion Implantation Oxygen-150200keV, 1.8E18 600650注入-高温退火以消除注入缺陷和进一步形成隔离层-优点 1）简单易行，能得到良好的单晶层，与常规器件工艺完全相容。 2）注氧时以晶片表面为参考面，因而其顶层硅膜和氧化埋层的均匀性好，厚度 可控性好，硅-绝缘介质层界面特性较好。-缺点 1）缺陷密度较高（104cm-2），硅膜的质量不如体单晶硅

5、。 2）埋层SiO2的质量不如热生长的SiO2。 3）需要昂贵的大束流注氧专用机；退火炉进行高温长时间退火，因而成本较高。 3. 硅片键合SOI技术(BSOI)BSOI原理示意图-将两个抛光好的硅片，表面生长氧化层， 然后对硅片进行亲水处理，使表面吸附较 多的OH-团，在室温超净环境下将两个硅片 粘合，并在氮气保护下加热到700脱水， 再升温到1100退火使两个硅片完全键合， 最后将顶部硅片减薄至使用要求。-优点 1）顶层硅膜为本体硅，不会产生由离子注入造成的损伤和缺陷； 2）介质隔离层为热氧化膜，膜层缺陷密度和针孔密度均较低；-缺点 1）界面缺陷和顶部硅薄层的均匀性（硅厚度的10%）难以控制

6、； 2）不能得到顶部硅膜很薄的SOI结构；4. 智能剥离SOI技术(Smart-Cut)Smart-Cut原理示意图- 氧化：将硅片B热氧化一层二氧化硅，将作为SOI 材料的隐埋氧化层。- 离子注入：室温下，以一定能量向硅片A注入一定剂量的H+，用以在硅表面层下 产生一个气泡层。- 键合：将硅片A与另一硅片B进行严格清洗和亲水处理后在室温下键合，整个B 片将成为SOI结构中的支撑片。- 热处理：第一步热处理使注入、键合后的硅片（A片）在注H+气泡层处分开，上 层硅膜与B片键合在一起，形成SOI结构。A片其余的部分可循环使用。最 后将形成的SOI片进行高温处理，进一步提高SOI的质量并加强键合强

7、度。- 抛光：由于剥离后的硅表面不够平整，需做化学机械抛光，以适应器件制作要求。- 特点： 1） H+离子注入剂量E16，可用普通的注入机实现 2） SOI顶部硅薄膜厚度均匀性好，其厚度可由注入能量来控制 3） BOX为热氧化层，质量较好 4） 剥离后余下的硅片A仍可以以用作键合衬底，大大降低了成本- 目前为最具竞争力的技术。其代表公司为SOITECH5. 外延层转移SOI技术- 步骤： 1）在单晶硅片上生长多孔硅，然后在 多孔硅外延单晶硅层 2）单晶硅热氧化 3）键合 4）利用水刀(WaterJet)沿多孔硅层处切开 5）去除残余多孔硅，最后在氢气气氛下 退火获得高平整度的SOI。-佳能公司

8、己经可以提供直径300mm的SOI圆片nSOI器件特性器件特性器件分类背栅效应短沟效应窄沟效应浮体效应自加热效应热载流子退化效应抗辐射效应SOI器件分类-根据硅膜厚度和硅膜中掺杂浓度情况，SOI MOSFET器件可以分为三种不同的类 型：厚膜器件、薄膜器件和“中等膜厚”器件。划分的主要依据是栅下最大耗尽层 宽度xdmax：1.厚膜SOI器件，硅膜厚度大于2xdmax，通常为10002000，这种器件又称为部分 耗尽器件（PD：Partially Depleted）。 1）将这一中性体区接地，则厚膜器件工作特性便和体硅器件基本类似。 2）中性体区不接地而处于电学浮空状态，将出现严重的浮体效应，从

9、而出现两 个典型的寄生效应，Kink效应和器件源、漏之间形成的基极开路寄生晶体管 效应SOI器件分类2.薄膜SOI器件，硅膜厚度小于xdmax，通常小于800，这种器件又称为全耗尽器件（FD：Fully Depleted）。 1）只要背界面不处于积累状态，薄膜全耗尽SOI器件可完全消除“翘曲效应”。适 合用于高速、低压、低功耗电路。 2）由于正、背界面的耦合，器件阈值电压对硅膜厚度、背界面质量及状态的敏感 度较大，阈值电压难以调整。 3）为抑制短沟道效应而采用的超薄硅膜技术，使体接触难以实现，为降低串联电 阻而采用的硅化物薄膜也难以获得良好质量。3.中等膜厚SOI器件，中等膜厚器件是指硅膜厚度

10、介于薄膜和厚膜器件之间，其特性因 不同的背栅偏置电压而不同。可以根据不同的背栅偏压条件或呈现薄膜器件特性或 呈现厚膜器件特性。SOI器件背栅效应-SOI器件中背栅压通过衬底、隐性介质埋层对器件Vt产生影响；总体背栅效应小于体 硅器件。 1.对于PDSOI器件，由于存在中性体区，基本屏蔽了背栅压的影响，背栅效应较小； 对于FDSOI器件，背栅影响较大。 2.对于对于中等膜厚的NMOS SOI器件，背栅压的不同，可以改变器件状态。例如： 当背栅压为负时，器件进入PD工作模式，特性曲线受影响较小；当背栅压为正时 器件进入FD模式，背栅压影响严重。SOI器件短沟道效应图：长沟道（左）和短沟道（右）体硅

11、器件与SOI器件中耗尽区电荷分布示意图，Qdep是栅控耗尽层电荷-短沟道效应（Short Channel Effects）主要是由于随着 沟道长度的减小出现电荷共享，即栅下耗尽区电荷不 再完全受栅控制，其中一部分受源、漏控制，并且随 着沟道长度的减小，受栅控制的耗尽区电荷减少，更 多的栅压用来形成反型层，使得达到阈值的栅压不断 降低1. PDSOI器件，与体硅器件基本相似2. FDSOI器件，由于栅控耗尽区的电荷在总耗尽区中所 占的比例大于体硅器件，降低了阈值电压漂移量，短 沟道效应较弱-低漏压下，SOI MOS器件的短沟效应与硅膜厚的关系 1. FD区域 Vt漂移随膜厚增大而增大 2. PD

12、区域 Vt漂移对膜厚的变化不敏感 3. 中间区域，Vt漂移存在峰值SOI器件短沟道效应(DIBL)-漏感应势垒降低（Drain Induced Barrier Lowering） 效应是另一种短沟道效应，是指随着漏压的增大， 漏端耗尽区增大，并向源区延伸，会降低栅控制 的耗尽区电 荷，而且当漏端电力线扩展到源端， 会引起源端势垒降低，降低栅控能力，降低阈值 电压。-SOI MOS器件的短沟DIBL效应与硅膜厚的关系 1. FD区域 Vt漂移随膜厚增大而增大 2. PD区域 Vt漂移对膜厚的变化不敏感 3. 中间区域，Vt漂移存在峰值抑制SOI器件短沟道效应-对于FD SOI器件，减小硅膜厚是一

13、个有效的方法-对于PD SOI器件，体区采用逆向掺杂技术。沟道掺杂较小，保证沟道载流子迁移率， 底部采用较浓掺杂，以抑制短沟效应SOI器件窄沟道效应-硅岛隔离SOI器件的窄沟道行为（比较复杂） 随着沟道宽度的减小，Vt也减小。Roll off(R-L)-LOCOS隔离的SOI器件的窄沟道行为 1.随着沟道宽度的减小，Vt也减小。Roll off 反向窄沟效应 一种观点： 1）由于源漏注入产生的硅自间隙原子移动到Si/SiO2的界面，引起B向FOX和 BOX的增强扩散。因此FOX边缘硅膜中掺杂浓度降低，导致Vt降低。随着沟 道宽度的减小，影响加大，Vt漂移量增大 2.随着硅膜厚度的减小反向沟道效

14、应减弱 1）硅膜厚度减小，边缘Si/SiO2界面区域面积减小，到达边缘的硅自间隙源自数 量减小，大部分的沟道B原子扩散到BOX而不是FOX，因此反向沟道效应减 小SOI器件浮体效应-PD SOI MOS器件的体区处于悬浮状态，使碰撞 电离的电荷无法迅速地移走，出现浮体效应 1. Kink效应 1）PD SOI NMOS器件，在足够高的Vd下，沟道 电子在漏端高场区获得足够能量，通过碰撞电 离产生电子空穴对，空穴向较低电势的中性体 区移动，并堆积在体区，抬高体区的电势，使得体-源结正偏。从而Vt降低 而漏端电流增加。 2）PD SOI PMOS器件的Kink效应不显著。因为空穴的电离率较低，碰撞

15、电离 产生的电子-空穴对远低于NMOS管，所以Kink效应不显著。 3）FD SOI器件无Kink效应，因为体-源的势垒相对较小，碰撞电离的空穴直接 流向源区，在源区被复合，硅膜中不存在过剩的载流子。即无Kink效应。 4）Kink 效应可以增大电流和跨导，利于速度的提高，对数字电路的性能有一 定好处，但Kink 效应会带来电导的突然增加，影响模拟电路的输出阻抗和 增益，十分有害。同时，Kink 效应具有频率响应特性，引起电路工作不稳定SOI器件浮体效应2. 寄生双极晶体管效应 对于PD SOI 器件“体”是浮空的，寄生双极晶体管由于基极的悬浮易于被触发导通，造成了很多不良效应使击穿电压降低是

16、寄生双极晶体管的主要效应之一1）当漏端发生碰撞电离引起多子在硅体中堆积时，体电势被抬高，当体电势上升到使源-体结正偏时，触发寄生双极晶体管导通，这时，沟道电流Ich在漏区碰撞产生流入体区的电流为基区电流Ib，若倍增因子为M，Ib会被寄生双极管放大为Ib，则：ID=M(Ich+Ib)，被放大的基极电流与沟道电流一起被漏端再倍增，增大的漏端电流在器件中形成正反馈，当漏端电压足够大使(M-1)=1时，器件发生击穿2）对于体接地的PD SOI器件，体区的多子有泄放通道，堆积程度减弱，寄生双极管的导通比浮体器件困难，击穿电压会提高。（a）寄生双极管的导通引起的PD SOI器件过早击穿；（b）体接触情况下

17、器件的输出特性3.栅感应漏极泄漏电流（Gate-Induced-Drain-Leakage）1）对于PD SOI NMOS而言，当器件处于关态，且栅电压越负，漏电流将越大。这一现象发生的条件是在漏电压较大而栅电压较负，即VDSVGS足够大，交叠处栅氧中的电场很强，在漏极交叠处的栅氧与硅界面发生能带弯曲甚至反型，从而电子从价带隧穿到导带，产生电子-空穴对，电子迅速流向漏极，引起漏电流的增加。一部分空穴可能注入到中性体区，形成栅感应漏极漏电流。2）对于PD SOI 器件，注入到中性体区的空穴会抬高体区电位，也会触发寄生双极晶体管，双极晶体管将对GIDL泄漏电流进一步放大。体区是作为寄生双极晶体管的

18、基区，GIDL泄漏电流是寄生双极晶体管的基区电流。当沟道长度减小，即寄生双极晶体管的基区宽度减小，从而寄生BJT的增益将变大，使GIDL变得更加明显。图 GIDL泄漏电流被寄生双极晶体管放大的原理图（a）GIDL电流被放大原理示意图；（b）GIDL电流被放大的等效电路图VDSVGS较大时出现的GIDL现象，以及采用LDD后消除了GIDL现象4. 浮体效应的抑制途径 1）将体区引出，连接到一个固定电位上，从而控制体电势的变化2）抑制GIDL现象可以抑制寄生双极晶体管效应使GIDL泄漏电流不被放大，这可以采用体接触消除浮体效应或者其他工艺手段抑制双极晶体管增益，同时要采取措施降低交叠区电场，可以采

19、用轻掺杂漏（LDD）结构SOI器件自加热效应器件工作时产生的热量的情况（a）体硅器件（b）SOI产生的热量不能很容易地散去，使得SOI器件在工作时顶层硅膜的晶格温度急剧升高。-绝缘层不但提供了电学隔离，也造成 了热隔离； 1.SiO2的热导率约为Si的1/100 ；在 SOI器件工作时产生的热量易散去-由于SOI器件工作时温度急剧升高， 将对输出特性曲线产生影响 1.在漏电压Vd较大的区域，当Vd进一 步增加，却出现了漏电流下降的现 象即在高压处出现负电导。这主要 是热量较高导致电子迁移率下降， 出现了漏电流的下降自加热效应引起的SOI NMOS的输出特性曲线变化SOI器件自加热效应-器件受自

20、加热效应的影响程度依赖于器件的散热能力，即与器件结构十分相关 1.硅膜越厚，器件工作时的温度就越低，因此全耗尽SOI和部分耗尽SOI相比受自 加热效应影响更为严重 2.埋氧层越厚，器件工作时沟道区温度越高，这是由于埋氧层的隔热效果更好而 造成的 3. SOI MOSFET的沟道长度或者沟道宽度越大，受自加热效应影响就弱。 4.埋氧层在低温时的导热能力变得比常温时更差，因此低温时的自加热效应更严重 5.与没有体接触的PD SOI器件相比，有体接触器件受自加热效应的影响要小。这是 由于体接触不但提供了多余电荷泄放通路，也提供了热消散路径。一部分热量可 以通过体接触经由Si、金属来散去。也说明了PD

21、 SOI MOSFET受自加热效应的影 响要小于FD SOI MOSFET 体硅CMOS集成电路中存在着寄生场区MOS管以及PNPN可控硅寄生结构，对于瞬时辐照产生的光电流导致较大的泄漏电流使电路失效甚至锁定烧毁。SOI CMOS电路实现了完全的介质隔离，PN结面积减小，不存在体硅中的寄生场区MOS管以及PNPN可控硅寄生结构，辐射光电流也远小于体硅，使SOI电路在抗单粒子事件、瞬时辐射方面有着突出的优势SOI器件抗辐射效应-单离子事件 1.对于PD SOI高能粒子入射粒子能使其入射轨迹上的硅电离，但是由于埋氧层将器 件和衬底隔离，所以衬底区产生的电荷不能被SOI器件的结收集，只有在顶层硅薄

22、膜内产生的电子能被收集，对高能粒子敏感的区域小得多，抗单粒子事件的能力很 强。对于体硅CMOS器件，空穴被移向衬底形成衬底电流，电子被正电极吸收，形 成大的泄漏电流，有可能引起电路在该节点的逻辑状态反转2.对于全耗尽器件，没有浮体效应，但双极晶体管效应仍然存在，只是其增益比部分 耗尽器件低很多，因此，全耗尽器件比部分耗尽器件有更好的抗单粒子翻转能力3.尽量减小硅膜的厚度，消除浮体效应，降低寄生双极晶体管增益值，减弱短沟道效 应。试验表明，采用体接触结构的PD SOI SRAM单粒子事件的发生率是相同特征工 艺的体区浮空结构的PD SOI SRAM的1/300 单粒子事件对不同器件的影响（a）S

23、OI；（b）体硅-总剂量辐射 对于SOI器件，由于隐埋氧化层的存在，电离辐射会在其中产生正电荷以及氧 化层-硅界面产生缺陷，从而引起器件的阈值电压漂移，跨导降低，亚阈值电流增 大，低频噪声增大1.对于部分耗尽SOI器件，隐埋氧化层中的陷阱正电荷，引起背栅阈值电压减小，同 时会在硅膜底部表面感应出负电荷而形成背沟道，这使得器件不能被正栅关断，发 生背栅漏电2.对于全耗尽SOI器件，由于背栅压也会对器件的阈值电压造成影响，因此，辐照产 生的隐埋氧化层电荷及界面陷阱对全耗尽器件影响比部分耗尽器件更为显著。也就 是说，全耗尽SOI器件的抗总剂量辐射能力比部分耗尽SOI器件差-瞬时辐射效应 1.对于SO

24、I器件，由于实现了完全的介质隔离，不存在可控硅结构，而且具有较小的 PN结耗尽层体积，因此，辐射产生的光电流比体硅小近三个量级，因而具有很强 的抗瞬时辐照能力。 2.在SOI MOSFET中存在寄生双极管，会降低器件的抗瞬时辐射能力。辐射产生的光 电流会被寄生双极晶体管放大，即使寄生双极晶体管的增益较小，也会增强瞬时辐 射效应产生的瞬时电流。由于部分耗尽器件的寄生双极管增益较大，体区的体积较 大，辐照时产生的光电流较大，因此，部分耗尽器件的抗瞬时辐射能力比全耗尽器 件要差。解决办法就是消除或抑制寄生双极晶体管效应，即采用体接触抑制浮体效 应，进而抑制寄生双极晶体管的放大作用。-对于PD SOI

25、 CMOS的抗辐射应用，必须对浮空体区进行体接触。一方面可以抑制寄 生双极晶体管对于单粒子和瞬时辐射产生的寄生电流的放大作用，另一方面采用如 H栅结构的体接触可以消除总剂量辐射下的边缘漏电问题以及控制体电势。采用体 接触的PD SOI CMOS的抗辐射性能将比体区浮空的PD SOI CMOS有大幅提高。nSOI器件工艺器件工艺器件的体接触设计体接触设计-H型栅 1. 基本上无边缘效应，适用于抗辐电路 2. 器件占用版图面积大，不利用高集成度电路； 栅电容大，对速度不利-T型栅 1. 有边缘效应，不适用于抗辐电路 2. 器件占用版图面积小，利用高集成度电路 -BTS型栅 1. 无边缘效应，适用于抗辐电路 2. 源漏不对称，电路设计不灵活，P+的扩散 效应，会引发一些器件问题