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1、第四章习题课 (a) a=b=d=e=“1”，g=c=f =“0” (b) a=b=d=e=g=“1”，c=f =“0”（ c） a=b=c=d=e=g=“1”， c=f =“0” 1 图 示 为 采 用 共 阴 极 数 码 管 的 译 码 显 示 电 路， 若 显 示 码 数 是 2，译 码器输 出 端 应为( b )。2.八路数据选择器，其地址输入端（选择控制端）有（八路数据选择器，其地址输入端（选择控制端）有（C）个。）个。A8个个B2个个C3个个D4个个3全加器具有全加器具有3个输入端和个输入端和2个输出端。个输出端。 4.具有编码功能的电路称为具有编码功能的电路称为编码器编码器，这种
2、电路分为两大类，这种电路分为两大类，一是一是普通编码器普通编码器，二是，二是优先编码器优先编码器。半加器和全加器的区别在于半加器和全加器的区别在于()(A)是否考虑两个相加的数是否考虑两个相加的数(B)是否考虑相邻低位的进位是否考虑相邻低位的进位(C)是否考虑电路的原状态是否考虑电路的原状态(D)是否考虑电路中有无记忆元件是否考虑电路中有无记忆元件 一、选择、填空一、选择、填空二、判断题（正确的打二、判断题（正确的打，错误的打，错误的打）组合逻辑电路是由各门电路组成，其输出状态只取决于同一时刻的输入状态组合逻辑电路是由各门电路组成，其输出状态只取决于同一时刻的输入状态()半加器的运算是指在加法
3、运算中只考虑两个相加的数而不考虑由低位来的进位。半加器的运算是指在加法运算中只考虑两个相加的数而不考虑由低位来的进位。()3.二进制译码器是把二进制数码的原意翻译成相应的输出信号；即输出信号二进制译码器是把二进制数码的原意翻译成相应的输出信号；即输出信号为高电平或低电平。为高电平或低电平。() 4.常见的组合电路包括半加器常见的组合电路包括半加器,全加器全加器,编辑器编辑器,译码器和寄存器。（译码器和寄存器。（）7.在下列逻辑部件中，不属于组合逻辑部件的是（在下列逻辑部件中，不属于组合逻辑部件的是（D）。）。A译码器；译码器；B编码器；编码器；C全加器；全加器；D寄存器寄存器9.已知四选一数据
4、选择器的表达式为已知四选一数据选择器的表达式为,则当当A1A0=00时，Y（A）AD0BD1CD2DD38.全加器的运算应完成被加数、全加器的运算应完成被加数、加数加数和和来自低位进位来自低位进位的三者之和。的三者之和。6.具有编码功能的电路称为具有编码功能的电路称为编码器编码器，这种电路分为两大类，一是，这种电路分为两大类，一是普通编码器普通编码器，二是二是优先编码器优先编码器。2、题图题图所示所示电电路路为为数据比数据比较较器，器，试试写出函数写出函数F的的简简化表达式。化表达式。1、题图所示电路试写出函数F的简化表达式。 3、设计一组合逻辑电路，其输入为、设计一组合逻辑电路，其输入为84
5、21BCD码，当输入表示十码，当输入表示十进制数为进制数为2、4、6、8时，输出时，输出Y=1。试用与非门实现电路。试用与非门实现电路。4 4、某某产产品品有有A、B、C三三项项质质量量指指标标，其其中中A为为主主要要指指标标，产产品品检检验验标标准准规规定定：当当主主要要指指标标及及一一项项次次要要指指标标都都合合格格时时，产产品品定定为为合合格品，否则定为不合格品。格品，否则定为不合格品。试用与非门试用与非门设计一个指标检验电路。设计一个指标检验电路。 5、某汽车驾驶员培训班进行结业考试。有三名评判员，其中某汽车驾驶员培训班进行结业考试。有三名评判员，其中A为为主评判员，主评判员，B和和C
6、为副评判员。在评判时按少数服从多数原则通过。为副评判员。在评判时按少数服从多数原则通过。但若主评判员认为合格但若主评判员认为合格,亦可通过。试用亦可通过。试用3-8译码器及逻辑门实现此译码器及逻辑门实现此逻辑电路。逻辑电路。 Y0Y1Y7Y2S2Y3S3Y4Y5Y6A2A1A0S174LS1386、用、用3-8译码译码器器74LSl38及必要的及必要的门电门电路路产产生函数生函数Y1、Y2。D3D2D1D0A0A1YZ7、试试用用4选选1 选择选择器器产产生生逻辑逻辑函数函数 低电平实例：74HC1481、优先编码器、优先编码器状态11不工作不工作01工作，但无无输入10工作，且有有输入00不
7、可能出现用两片用两片74HC148接成的接成的16线线-4线优先编码器线优先编码器见见P172D3=1D3=02、集成译码器实例：、集成译码器实例：74HC138片选功能片选功能当当S1=1，S2=0，S3=0时，时， S=1，译码器处于工作状态；译码器处于工作状态； 选中选中否则否则，S=0，所有输出均锁定在高电平；所有输出均锁定在高电平； 未选中未选中用两片用两片74HC138接成的接成的4线线-16线译码器线译码器见见P1783、用译码器设计组合逻辑电路、用译码器设计组合逻辑电路*将将n位二进制译码输出的最小项组合起来，可获得任何形式的位二进制译码输出的最小项组合起来，可获得任何形式的输
8、入变量输入变量不大于不大于n的组合函数的组合函数例：利用例：利用74HC138设计一个多输出的组合逻辑电路，输出设计一个多输出的组合逻辑电路，输出逻辑函数式为：逻辑函数式为：见见P186例例4.3.3整数部分：最高位是整数部分：最高位是0，而且灭掉以后，输出，而且灭掉以后，输出作为次高作为次高位的位的输入信号输入信号小数部分：最低位是小数部分：最低位是0，而且灭掉以后，输出，而且灭掉以后，输出作为次低位作为次低位的的输入信号输入信号4、集成、集成BCD七段七段显示译码器显示译码器7448：灯测试输入灯测试输入: 当当 时，时，Ya Yg全部置为全部置为1灭零输入灭零输入:当 时， 时，则灭灯见
9、见P186例：用例：用8 8选选1 1数据选择器数据选择器74LS15274LS152实现三变量逻辑函数实现三变量逻辑函数将将A A、B B、C C与与A A2 2、A A1 1、A A0 0对应，并变换成数据选择器输出的形式对应，并变换成数据选择器输出的形式将两式比较，可知：令将两式比较，可知：令D D0 0=1=1，D D1 1=0=0，D D2 2=0=0，D D3 3=1=1， D D4 4=0=0D D5 5=1=1 ，D D6 6=0=0， D D7 7=1=1，A A2 2=A=A， A A1 1=B=B，A A0 0=C=C，则，则Z=YZ=Y。解：解： 8 8选选1 1数据选
10、择器数据选择器74LS15274LS152的输出为的输出为注意：输出低电平有效注意：输出低电平有效5、用数据选择器设计组合逻辑电路、用数据选择器设计组合逻辑电路见见P190例例4.3.61ZYCBA10D0D1D2D3D4D5D6D7A0A1A274LS152D0=1，D1=0，D2=0，D3=1， D4=0，D5=1 ，D6=0， D7=1，A2=A， A1=B，A0=C，Z=Y题题4.8 用用4片片74LS148接成接成32线线5线优先编码器。线优先编码器。输入低电平有效，输入低电平有效， 原码输出。原码输出。解：根据题意，该编码器输入信号解：根据题意，该编码器输入信号 与编码输出的关系如
11、下：与编码输出的关系如下：，11111，11000.，00111，00000.Z4Z3Z2Z1Z0，10111，10000.，01111，01000.Z0Z2Z1Z3A31A0A30Z4.32线线5线编码器线编码器因因原码输出原码输出，故，故将两片的输出相与非，将两片的输出相与非，作低位编码输出。作低位编码输出。第第1片优先级高，片优先级高，将前片的将前片的 接后片的接后片的 。高位编码输出的设计高位编码输出的设计（1）.（2）.（3）.（4）.此为此为42线编码关系线编码关系，1 1 1 1 1 ，1 1 0 0 0 .，1 0 1 1 1 ，1 0 0 0 0 .，0 1 1 1 1 ，0
12、 1 0 0 0 .，0 0 1 1 1 ，0 0 0 0 0 .Z4Z3Z2Z1Z0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0YEX1 YEX2 YEX3 YEX41111101001010000注意：输入信号的顺序与芯片序号的关系注意：输入信号的顺序与芯片序号的关系（1） .（2） .（3） .（4） .&Z4Z3Z2Z1Z0 写出图示电路中写出图示电路中Z1、Z2、Z3的逻辑函数式，并化简为最的逻辑函数式，并化简为最简与简与-或表达式。译码器或表达式。译码器74LS42的逻辑图见图的逻辑图见图4.3.11。解：解：74LS42为二为二十进制译码器，其真值表见表十进制
13、译码器，其真值表见表4.3.6，10101111为伪码。为伪码。将伪码对应的最小项视作约束项，利用其进行化简将伪码对应的最小项视作约束项，利用其进行化简A3A2A1A000 01 11 10 00 01 11 10 由图可得：由图可得：题题4.10 PQA3A2A1A000 01 11 10 00 01 11 10 利用约束项进行化简利用约束项进行化简A3A2A1A000 01 11 10 00 01 11 10 利用约束项进行化简利用约束项进行化简 设计用设计用3个开关控制一个电灯的逻辑电路，要求改变任何个开关控制一个电灯的逻辑电路，要求改变任何 一个开关的状态都能控制电灯由亮变灭或者由灭变
14、亮。要求用数一个开关的状态都能控制电灯由亮变灭或者由灭变亮。要求用数据选择器来实现。据选择器来实现。解：解：设三个开关为设三个开关为ABC，灯为灯为Z得卡诺图如下得卡诺图如下根据题意，当根据题意，当A、B、C中只有发生改变时，输出应发生改变中只有发生改变时，输出应发生改变即相邻的最小项对应的输出应不同即相邻的最小项对应的输出应不同ABC0 1 00 01 11 10 1 0 1 0 0 1 0 1题题4.21 设用设用4选选1数据选择器数据选择器74LS153实现实现将将B、C与与A1、A0对应，将对应，将Z转换成转换成Y的形式的形式将两式比较，可知：令将两式比较，可知：令D0=A，D1=A，
15、D2=A，D3=A，A1=B，A0=C，则则Z=Y。D0 D1 D2 D3 A0 A1 Y74LS153B C1A Z 将将S1、S0、A与与A2、A1、A0对应，并将对应，并将Z变换成变换成Y的形式的形式解：解：由功能表可写出逻辑表达式由功能表可写出逻辑表达式采用采用8选选1数据选择器数据选择器CC4512，其输出表达式：其输出表达式： 用用8选选1数据选择器设计一个函数发生器，数据选择器设计一个函数发生器， 它的功能表如表所示。它的功能表如表所示。 S1S0 输出输出 00 Z=AB 01 Z=A+B 10 Z=A B 11 Z=A题题4.24将两式比较，可知：令将两式比较，可知：令D0=
16、0，D1=B，D2=0，D3=1， D4=B D5=B，D6=1， D7=0，A2=S1， A1=S0，A0=A，则则Z=Y。将两式比较，可知：令将两式比较，可知：令D0=0，D1=B，D2=0，D3=1， D4=B D5=B，D6=1， D7=0，A2=S1， A1=S0，A0=A，则则Z=Y。Z YA S0 S1 01D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 CC4512B 1Y3Y2Y1Y0=P3P2P1P0- Q3Q2Q1Q0 =P3P2P1P0+Q3Q2Q1Q0补补 = P3P2P1P0+Q3Q2Q1Q0 +1 M 输出输出 0 Z=Q 1 Z=Q 试用试用4
17、位并行加法器位并行加法器74LS283设计一个加设计一个加/减运算电路。当控制减运算电路。当控制 信号信号M=0时它将两个输入的时它将两个输入的4位二进制数相加，而位二进制数相加，而M=1时它将两个时它将两个 输入的输入的4位二进制数相减。允许附加必要的门电路。位二进制数相减。允许附加必要的门电路。减一个数等于加这个数的补码，补码等于反码减一个数等于加这个数的补码，补码等于反码+1，故，故M=0，相加，相加，Y3Y2Y1Y0=P3P2P1P0+Q3Q2Q1Q0M=1，相减，相减，Y3Y2Y1Y0=P3P2P1P0 - Q3Q2Q1Q0 引进中间变量引进中间变量Z，将，将P与与Z相加相加分析题意
18、，分析题意，解：解：A3 A2 A1 A0 B3 B2 B1 B0 CICO74LS283S3 S2 S1 S0 Y3 Y2 Y1 Y0 Q3 Q2 Q1 Q0 MP3 P2 P1 P0Z3 Z2 Z1 Z0=1=1=1=1M=1时，加时，加1，通过，通过CI实现实现4.25 试用两片试用两片4位并行加法器位并行加法器74LS283和必要的门电路设计和必要的门电路设计1位二位二十进制加法器电路。十进制加法器电路。用二进制加法器实现二用二进制加法器实现二十进制加法，需做如下处理：十进制加法，需做如下处理： 当两数之和小于等于当两数之和小于等于1001时，将和直接输出即可；时，将和直接输出即可；
19、当两数之和大于当两数之和大于1001时，需再加上时，需再加上1100，作为输出。，作为输出。解：解：例如：例如：十进制十进制 二进制二进制二二十进制十进制需将二进制和需将二进制和+11003+5=80011+0101=10000011+0101=10003+7=10 0011+0111=10100011+0101=1 0000 3+14=17 0011+1110=100010011+1110=1 0111可以考虑首先用第一片可以考虑首先用第一片74LS283实现两数之和，然后利用门电实现两数之和，然后利用门电路判断两数之和是否大于路判断两数之和是否大于1001，若大于，若大于1001，则再用第
20、二片，则再用第二片74LS283将和加上将和加上0110，若不大于，若不大于1001，则将结果直接输出。，则将结果直接输出。4.27逻辑图逻辑图CO S3S2S1S0Y000000000010000100000110001000001010001100001110010000010010010101010111011001011011011101011111其它其它1S3S2S1S000 01 11 10 00 01 11 10 Y=CO+S3S2+S3S1利用门电路判断两数之和是否大于利用门电路判断两数之和是否大于1001A3 A2 A1 A0B3 B2 B1 B0S3 S2 S1 S0 CO74LS283S3 S2 S1 S0 A3 A2 A1 A0 B3 B2 B1 B0 CI&1COCO74LS283S3 S2 S1 S0 A3 A2 A1 A0 B3 B2 B1 B0 CIY
