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1、第第1章章 硅集成电路工艺硅集成电路工艺1.1硅衬底材料的制备硅衬底材料的制备1.2硅集成电路制造工艺硅集成电路制造工艺1.2.1集成电路加工过程简介集成电路加工过程简介1.2.2图形转换（光刻与刻蚀工艺）图形转换（光刻与刻蚀工艺）1.2.3掺杂工艺（扩散与离子注入）掺杂工艺（扩散与离子注入）1.2.4制膜制膜（制作各种材料的薄膜）（制作各种材料的薄膜）1.3集成电路生产线集成电路生产线1.4集成电路封装集成电路封装1.5集成电路工艺小结集成电路工艺小结1.6集成电路的基本制造工艺集成电路的基本制造工艺流程流程（见教材第（见教材第1章）章）11.1硅衬底材料的制备硅衬底材料的制备任何集成电路的
2、制造都离不开衬底材任何集成电路的制造都离不开衬底材料料单晶硅。制备单晶硅有两种方法：悬单晶硅。制备单晶硅有两种方法：悬浮区熔法和直拉法。浮区熔法和直拉法。悬浮区熔法是在悬浮区熔法是在20世纪世纪50年代提出看年代提出看并很快被应用到晶体制备技术中。用这种并很快被应用到晶体制备技术中。用这种方法制备的单晶硅的电阻率非常高，特别方法制备的单晶硅的电阻率非常高，特别适合制作电力电子器件。目前悬浮区熔法适合制作电力电子器件。目前悬浮区熔法制备的单晶硅仅占有很小的市场份额。制备的单晶硅仅占有很小的市场份额。2随着超大规模集成电路的不随着超大规模集成电路的不断发展，不但要求单晶硅的尺寸断发展，不但要求单晶
3、硅的尺寸不断增加，而且要求所有的杂质不断增加，而且要求所有的杂质浓度能得到精密控制，而悬浮区浓度能得到精密控制，而悬浮区熔法无法满足这些要求，因此，熔法无法满足这些要求，因此，直拉法制备的单晶硅越来越多地直拉法制备的单晶硅越来越多地被人们所采用。目前市场上的单被人们所采用。目前市场上的单晶硅绝大部分是采用直拉法制备晶硅绝大部分是采用直拉法制备得到的。得到的。3 矽矽/硅晶圓材料（硅晶圓材料（Wafer） 圓圓晶是制作矽半导体晶是制作矽半导体IC所用之矽晶片，狀所用之矽晶片，狀似圓形，故稱晶圓。材料是矽，似圓形，故稱晶圓。材料是矽，IC（IntegratedCircuit）工厂用的矽晶片即為）工
4、厂用的矽晶片即為矽晶体，因為整片的矽晶片是單一完整的晶体，矽晶体，因為整片的矽晶片是單一完整的晶体，故又稱為單晶体。但在整体固态晶体內，眾多故又稱為單晶体。但在整体固态晶体內，眾多小晶体的方向不相，則為复晶體（或多晶体）。小晶体的方向不相，則為复晶體（或多晶体）。生成單晶体或多晶体与晶体生長時的溫度，速生成單晶体或多晶体与晶体生長時的溫度，速率与雜質都有關系。率与雜質都有關系。4生长硅单晶炉示意图生长硅单晶炉示意图5把块状多晶硅放入坩埚内加热到把块状多晶硅放入坩埚内加热到1440再次熔化。为了防再次熔化。为了防止硅在高温下被氧化，坩埚内被抽成真空并注入惰性气体氩气。止硅在高温下被氧化，坩埚内被
5、抽成真空并注入惰性气体氩气。之后用纯度之后用纯度99.7%的钨丝悬挂的钨丝悬挂“硅籽晶硅籽晶”探入熔融硅中，以探入熔融硅中，以220转转/分钟的转速及分钟的转速及310毫米毫米/分钟的速率从熔液中将单晶硅分钟的速率从熔液中将单晶硅棒缓慢拉出。这样就会得到一根纯度极高的单硅晶棒，理论上棒缓慢拉出。这样就会得到一根纯度极高的单硅晶棒，理论上最大直径可达最大直径可达45厘米，最大长度为厘米，最大长度为3米。米。61.2.1集成电路加工过程简介集成电路加工过程简介一、硅片制备（切、磨、抛）一、硅片制备（切、磨、抛）*圆片（圆片（Wafer）尺寸与衬底厚度：尺寸与衬底厚度：3 0.4mm5 0.625m
6、m4 0.525mm6 0.75mm硅片的大部分用于机械支撑。硅片的大部分用于机械支撑。1.2集成电路制造工艺集成电路制造工艺7CrystalGrowthSlicingGraphite HeaterSi MeltSi CrystalPolishingWaferingHigh Temp.AnnealingFurnaceAnnealed WaferDefect FreeSurface byAnnealing(Surface Improvement） ）Surface DefectMapPolished Wafer晶圆退火工艺流程晶圆退火工艺流程晶体生长晶体生长晶圆制作晶圆制作硅晶体硅晶体熔硅熔硅切
7、片切片抛光抛光抛光片抛光片高温退火高温退火退火后的晶圆退火后的晶圆退火炉退火炉（改善表面）（改善表面）利用退火消除缺陷利用退火消除缺陷石墨加热器8二、前部工序二、前部工序9晶圆处理制程晶圆处理制程 晶圆处理制程之主要工作为在硅晶圆上制作电晶圆处理制程之主要工作为在硅晶圆上制作电路与电子元件（如电晶体管、电容器、逻辑门等），路与电子元件（如电晶体管、电容器、逻辑门等），为上述各制程中所需技术最复杂且资金投入最多的为上述各制程中所需技术最复杂且资金投入最多的过程过程，以微处理器（，以微处理器（Microprocessor）为例，其所需为例，其所需处理步骤可达处理步骤可达数百道数百道，而其所需加工机
8、台先进且昂，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为为一温度、贵，动辄数千万一台，其所需制造环境为为一温度、湿度与湿度与含尘含尘（Particle）均需控制的无尘室均需控制的无尘室/超净间超净间（Clean-Room），），虽然详细的处理程序是随著产品虽然详细的处理程序是随著产品种类与所使用的技术有关；不过其基本处理步骤通种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适当的清洗（常是晶圆先经过适当的清洗（Cleaning）之後，接著之後，接著进行氧化进行氧化（Oxidation）及沉积，最後进行显影、蚀及沉积，最後进行显影、蚀刻及离子注入等反覆步骤，以完成晶圆上
9、电路的加刻及离子注入等反覆步骤，以完成晶圆上电路的加工与制作。工与制作。10前部工序的主要工艺前部工序的主要工艺晶圆处理制程（晶圆处理制程（WaferFabrication；简称；简称WaferFab）1.图形转换：图形转换：将设计在掩膜版将设计在掩膜版(类似于照相底片类似于照相底片)上的图上的图形转移到半导体单晶片上形转移到半导体单晶片上2.掺杂：掺杂：根据设计的需要，将各种杂质掺杂在需要的位根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等置上，形成晶体管、接触等3.制膜：制膜：制作各种材料的薄膜制作各种材料的薄膜11集成电路工艺图形转换：图形转换：光刻：接触光刻、接近光刻、
10、投影光刻、电子光刻：接触光刻、接近光刻、投影光刻、电子束光刻束光刻刻蚀：干法刻蚀、湿法刻蚀刻蚀：干法刻蚀、湿法刻蚀掺杂：掺杂：离子注入离子注入退火退火扩散扩散制膜：制膜：氧化：干氧氧化、湿氧氧化等氧化：干氧氧化、湿氧氧化等CVD：APCVD、LPCVD、PECVDPVD：蒸发、溅射蒸发、溅射12三、后部封装三、后部封装（在另外厂房）（在另外厂房）（1）背面减薄（2）划片、掰片（3）粘片（4）压焊：金丝球焊（5）切筋（6）整形（7）封装（8）沾锡：保证管脚的电学接触（9）老化（10）成测（11）打字、包装1314设计与工艺制造之间的接口是设计与工艺制造之间的接口是版图。版图。什么是什么是版图？它
11、是一组相互套合的图形，各层版图相应版图？它是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来于不同的工艺步骤，每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关。表示。版图与所采用的制备工艺紧密相关。在计算机及其在计算机及其VLSI设计系统上设计完成的集设计系统上设计完成的集成电路版图还只是一些图像或成电路版图还只是一些图像或(和和)数据，在将设数据，在将设计结果送到工艺线上实验时，还必须经过一个重计结果送到工艺线上实验时，还必须经过一个重要的中间环节：要的中间环节：制版制版。所以，在介绍基本的集成。所以，在介绍基本的集成电路加工工艺之前，先简要地介绍集成电
12、路加工电路加工工艺之前，先简要地介绍集成电路加工的掩模的掩模(Masks)及其制造。及其制造。通常我们看到的器件通常我们看到的器件版图是一组复合图，这个复合图实际上是由若干版图是一组复合图，这个复合图实际上是由若干个分层图形叠合而成，这个过程和印刷技术中的个分层图形叠合而成，这个过程和印刷技术中的套印技术非常相像。套印技术非常相像。版图与制版版图与制版15制版的目的就是产生一套分层的版图掩模，制版的目的就是产生一套分层的版图掩模，为将来进行图形转移，即将设计的版图转移到为将来进行图形转移，即将设计的版图转移到硅片上去做准备。硅片上去做准备。制版制版是通过图形发生器完成图形的缩小和是通过图形发生
13、器完成图形的缩小和重复。在设计完成集成电路的版图以后，设计重复。在设计完成集成电路的版图以后，设计者得到的是一组标准的制版数据，将这组数据者得到的是一组标准的制版数据，将这组数据传送给图形发生器传送给图形发生器(一种制版设备一种制版设备)，图形发生，图形发生器（器（PG-patterngenerator）根据数据，将设计）根据数据，将设计的版图结果分层的转移到掩模版上的版图结果分层的转移到掩模版上(掩模版为掩模版为涂有感光材料的优质玻璃板涂有感光材料的优质玻璃板)，这个过程叫初，这个过程叫初缩。缩。161.2.2图形转换（光刻与刻蚀工艺）图形转换（光刻与刻蚀工艺）光刻是加工集成电路微图形结构的
14、关键工艺技光刻是加工集成电路微图形结构的关键工艺技术，通常，光刻次数越多，就意味着工艺越复杂。术，通常，光刻次数越多，就意味着工艺越复杂。另另方面，光刻所能加工的线条越细，意味着工艺方面，光刻所能加工的线条越细，意味着工艺线水平越高。光刻工艺是完成在整个硅片上进行开线水平越高。光刻工艺是完成在整个硅片上进行开窗的工作。窗的工作。光刻技术类似于照片的印相技术，所不同的是，光刻技术类似于照片的印相技术，所不同的是，相纸上有感光材料，而硅片上的感光材料相纸上有感光材料，而硅片上的感光材料-光刻胶光刻胶是通过旋涂技术在工艺中后加工的。光刻掩模相当是通过旋涂技术在工艺中后加工的。光刻掩模相当于照相底片，
15、一定的波长的光线通过这个于照相底片，一定的波长的光线通过这个“底片底片”，在光刻胶上形成与掩模版（光罩）图形相反的感，在光刻胶上形成与掩模版（光罩）图形相反的感光区，然后进行显影、定影、坚膜等步骤，在光刻光区，然后进行显影、定影、坚膜等步骤，在光刻胶膜上有的区域被溶解掉，有的区域保留下来，形胶膜上有的区域被溶解掉，有的区域保留下来，形成了版图图形。成了版图图形。17光刻是集成电路制造过程中最复杂光刻是集成电路制造过程中最复杂和最关键的工艺之一。光刻工艺利用光和最关键的工艺之一。光刻工艺利用光敏的抗蚀涂层敏的抗蚀涂层(光刻胶光刻胶)发生光化学反应，发生光化学反应，结合刻蚀的方法把掩膜版图形复制到
16、圆结合刻蚀的方法把掩膜版图形复制到圆硅片上，为后序的掺杂、薄膜等工艺做硅片上，为后序的掺杂、薄膜等工艺做好准备。在芯片的制造过程中，会多次好准备。在芯片的制造过程中，会多次反复使用光刻工艺。现在，为了制造电反复使用光刻工艺。现在，为了制造电子器件要采用多达子器件要采用多达24次光刻和多于次光刻和多于250次次的单独工艺步骤，使得芯片生产时间长的单独工艺步骤，使得芯片生产时间长达一个月之久。目前光刻已占到总的制达一个月之久。目前光刻已占到总的制造成本的造成本的1/3以上，并且还在继续提高。以上，并且还在继续提高。18正正胶胶：曝曝光光后后可可溶溶 分分辨辨率率高高负负胶胶：曝曝光光后后不不可可溶
17、溶 分分辨辨率率差差19 光刻光刻(Photolithography&Etching)过程如下：过程如下：1打底膜（打底膜（HMDS-粘附促进剂）粘附促进剂）2.涂光刻胶涂光刻胶3.前烘前烘4对版曝光对版曝光5显影显影6.坚膜坚膜7刻蚀：采用干法刻蚀（刻蚀：采用干法刻蚀（DryEtching）8去胶：化学方法及干法去胶去胶：化学方法及干法去胶(1)丙酮中，然后用无水乙醇丙酮中，然后用无水乙醇(2)发烟硝酸发烟硝酸(3)等离子体的干法刻蚀技术等离子体的干法刻蚀技术20光刻三要素：光刻三要素：光刻胶、掩膜版和光刻机光刻胶、掩膜版和光刻机光光刻刻胶胶又又叫叫光光致致抗抗蚀蚀剂剂，它它是是由由光光敏敏
18、化化合合物物、基体树脂和有机溶剂等混合而成的胶状液体基体树脂和有机溶剂等混合而成的胶状液体光光刻刻胶胶受受到到特特定定波波长长光光线线的的作作用用后后，导导致致其其化化学学结结构构发发生生变变化化，使使光光刻刻胶胶在在某某种种特特定定溶溶液中的溶解特性改变液中的溶解特性改变正正胶胶：分分辨辨率率高高，在在超超大大规规模模集集成成电电路路工工艺中，一般只采用正胶艺中，一般只采用正胶负负胶胶：分分辨辨率率差差，适适于于加加工工线线宽宽3 m的的线条线条21几种常见的光刻方法接触式光刻、接近式曝光、投影式曝光接触式光刻、接近式曝光、投影式曝光22光学曝光的各种曝光方式及其利弊光学曝光的各种曝光方式及
19、其利弊接接触触式式非非接接触触式式优点：设备简单，分辨率较高。优点：设备简单，分辨率较高。缺点：掩模版与晶片易损伤，成品率低。缺点：掩模版与晶片易损伤，成品率低。接近式接近式优点：掩模版寿命长，成本低。优点：掩模版寿命长，成本低。缺点：衍射效应严重，影响分辨率。缺点：衍射效应严重，影响分辨率。投影式投影式全反射全反射折射折射优点：无像差，无驻波效应影响。优点：无像差，无驻波效应影响。缺点：光学系统复杂，对准困难。缺点：光学系统复杂，对准困难。优点：对片子平整度要求低，可采用优点：对片子平整度要求低，可采用较大孔径的透镜以提高分辨率，掩模较大孔径的透镜以提高分辨率，掩模制造方便。制造方便。缺点：
20、设备昂贵，曝光效率低。缺点：设备昂贵，曝光效率低。23各种光源的比较：各种光源的比较：光谱光谱波长波长（nm)曝光方式曝光方式 抗蚀抗蚀剂剂掩掩模模材料材料分辨率分辨率紫外光紫外光UV365436 各种有掩各种有掩模方式模方式光致光致玻璃玻璃/Cr0.5m深紫外光深紫外光DUV193248 各种有掩各种有掩模方式模方式电子电子石英石英/Cr、Al0.2m极紫外光极紫外光EUV1015缩小全缩小全反射反射电子电子多涂层反射层多涂层反射层/金属吸收层金属吸收层0.1mX射线射线0.24接近接近电子电子Si、Si3N4、Al2O3/Au、Pt、Os等等0.1m24各种获得抗蚀剂图形的途径：各种获得抗
21、蚀剂图形的途径：电、离子束图形发生器电、离子束图形发生器光学图形发生器光学图形发生器电、离子束曝光系统电、离子束曝光系统掩模掩模图形的产生图形的产生光学复制用的掩模光学复制用的掩模高分辨率用的掩模高分辨率用的掩模直接描画式曝光直接描画式曝光用于接触、接近用于接触、接近式曝光、投影式式曝光、投影式曝光，生产周期曝光，生产周期短，缺陷密度低。短，缺陷密度低。用于深紫外光、用于深紫外光、极紫外光、极紫外光、X射射线、电子束投影、线、电子束投影、离子束投影等的离子束投影等的曝光，适宜于大曝光，适宜于大批量生产。批量生产。用于电、离子束用于电、离子束扫描曝光，适宜扫描曝光，适宜于试验性器件、于试验性器件
22、、要求分辨率特别要求分辨率特别高的器件、少量高的器件、少量生产的器件。生产的器件。CAD25 图形刻蚀技术图形刻蚀技术 (EtchingTechnology)虽虽然然，光光刻刻和和刻刻蚀蚀是是两两个个不不同同的的加加工工工工艺艺，但但因因为为这这两两个个工工艺艺只只有有连连续续进进行行，才才能能完完成成真真正正意意义义上上的的图图形形转转移移。在在工工艺艺线线上上，这这两两个个工工艺艺是是放放在在同同一一工工序序，因因此此，有有时时也也将将这这两两个个工工艺艺步步骤骤统统称称为为光光刻。刻。湿湿法法刻刻蚀蚀：利利用用液液态态化化学学试试剂剂或或溶溶液液通通过过化化学学反应进行刻蚀的方法。反应进
23、行刻蚀的方法。 干干法法刻刻蚀蚀：主主要要指指利利用用低低压压放放电电产产生生的的等等离离子子体体中中的的离离子子或或游游离离基基( (处处于于激激发发态态的的分分子子、原原子子及及各各种种原原子子基基团团等等) )与与材材料料发发生生化化学学反反应应或或通通过过轰轰击击等物理作用而达到刻蚀的目的。等物理作用而达到刻蚀的目的。26干法刻蚀是用等离子体进行薄膜刻蚀的技术。干法刻蚀是用等离子体进行薄膜刻蚀的技术。它是硅片表面物理和化学两种过程平衡的结果。它是硅片表面物理和化学两种过程平衡的结果。在半导体刻蚀工艺中，存在着两个极端：离子铣在半导体刻蚀工艺中，存在着两个极端：离子铣是一种纯物理刻蚀，可
24、以做到各向异性刻蚀，但是一种纯物理刻蚀，可以做到各向异性刻蚀，但不能进行选择性刻蚀；而湿法刻蚀如前面所述则不能进行选择性刻蚀；而湿法刻蚀如前面所述则恰恰相反。人们对这两种极端过程进行折中，得恰恰相反。人们对这两种极端过程进行折中，得到目前广泛应用的一些干法刻蚀技术。例如；反到目前广泛应用的一些干法刻蚀技术。例如；反应离子刻蚀应离子刻蚀(RIE-ReactiveIonEtching)和高密和高密度等离子体刻蚀度等离子体刻蚀(HDP)。这些工艺都具有各向异。这些工艺都具有各向异性刻蚀和选择性刻蚀的特点。性刻蚀和选择性刻蚀的特点。反应离子刻蚀反应离子刻蚀通过通过活性离子对衬底的物理轰击和化学反应双重
25、作用活性离子对衬底的物理轰击和化学反应双重作用刻蚀。具有溅射刻蚀和等离子刻蚀两者的优点，刻蚀。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各向异性和选择性好的优点。目前，同时兼有各向异性和选择性好的优点。目前，RIE已成为已成为VLSI工艺中应用最广泛的主流刻蚀技工艺中应用最广泛的主流刻蚀技术。术。271.2.3 掺杂工艺（扩散与离子注入）掺杂工艺（扩散与离子注入） 通过掺杂可以在硅衬底上形成不同类型的半导体区通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是通过域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的某种技术措施，将一定
26、浓度的价元素，如硼，或价元素，如硼，或价价元素，如磷、砷等掺入半导体衬底。元素，如磷、砷等掺入半导体衬底。28掺杂：将需要的杂质掺入特定的掺杂：将需要的杂质掺入特定的半导体区域中，以达到改变半导半导体区域中，以达到改变半导体电学性质，形成体电学性质，形成PN结、电阻、结、电阻、欧姆接触欧姆接触磷磷(P)、砷、砷(As)N型硅型硅硼硼(B)P型硅型硅掺杂工艺：扩散、离子注入掺杂工艺：扩散、离子注入29扩 散替位式扩散：替位式扩散：杂质离子占据硅原子的位：杂质离子占据硅原子的位：、族元素族元素一般要在很高的温度一般要在很高的温度(9501280)下进行，下进行，横向扩散严重。但对设备的要求相对较低
27、。横向扩散严重。但对设备的要求相对较低。磷、硼、砷等在二氧化硅层中的扩散系数均远磷、硼、砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，小于在硅中的扩散系数，可以利用氧化层作为可以利用氧化层作为杂质扩散的掩蔽层杂质扩散的掩蔽层间隙式扩散：间隙式扩散：杂质离子位于晶格间隙：杂质离子位于晶格间隙：Na、K、Fe、Cu、Au等元素等元素扩散系数要比替位式扩散大扩散系数要比替位式扩散大67个数量级个数量级（绝对不许用手摸硅片（绝对不许用手摸硅片防止防止Na+沾污沾污。）30杂质横向扩散示意图杂质横向扩散示意图柱面柱面平面平面球面球面xJxJScSc横向扩展宽度横向扩展宽度=0.8xj立体图立体图
28、剖面图剖面图31离子注入离子注入离子注入离子注入是另一种掺杂技术，离子是另一种掺杂技术，离子注入掺杂也分为两个步骤：离子注入和注入掺杂也分为两个步骤：离子注入和退火再分布。离子注入是通过高能离子退火再分布。离子注入是通过高能离子束轰击硅片表面，在掺杂窗口处，杂质束轰击硅片表面，在掺杂窗口处，杂质离子被注入硅本体，在其他部位，杂质离子被注入硅本体，在其他部位，杂质离子被硅表面的保护层屏蔽，完成选择离子被硅表面的保护层屏蔽，完成选择掺杂的过程。进入硅中的杂质离子在一掺杂的过程。进入硅中的杂质离子在一定的位置形成一定的分布。通常，离子定的位置形成一定的分布。通常，离子注入的深度注入的深度(平均射程平
29、均射程)较浅且浓度较大，较浅且浓度较大，必须重新使它们再分布。掺杂深度由注必须重新使它们再分布。掺杂深度由注入杂质离子的能量和质量决定，掺杂浓入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目度由注入杂质离子的数目(剂量剂量)决定。决定。32同时，由于高能粒子的撞击，导致硅结同时，由于高能粒子的撞击，导致硅结构的晶格发生损伤。为恢复晶格损伤，在离构的晶格发生损伤。为恢复晶格损伤，在离子注入后要进行退火处理，根据注入的杂质子注入后要进行退火处理，根据注入的杂质数量不同，退火温度在数量不同，退火温度在450950之间，之间，掺杂浓度大则退火温度高，反之则低。在退掺杂浓度大则退火温度高，反之则
30、低。在退火的同时，掺入的杂质同时向硅体内进行再火的同时，掺入的杂质同时向硅体内进行再分布，如果需要，还要进行后续的高温处理分布，如果需要，还要进行后续的高温处理以获得所需的结深和分布。以获得所需的结深和分布。离子注入技术以其掺杂浓度控制精确、离子注入技术以其掺杂浓度控制精确、位置准确等优点，正在取代热扩散掺杂技术，位置准确等优点，正在取代热扩散掺杂技术，成为成为VLSI工艺流程中掺杂的主要技术。工艺流程中掺杂的主要技术。33离子注入离子注入的优点：的优点：掺杂的均匀性好掺杂的均匀性好温度低：可小于温度低：可小于600可以精确控制杂质分布可以精确控制杂质分布可以注入各种各样的元素可以注入各种各样
31、的元素横向扩展比扩散要小得多横向扩展比扩散要小得多可以对化合物半导体进行掺杂可以对化合物半导体进行掺杂34离子注入技术在离子注入技术在IC制造中的应用制造中的应用随着离子注入技术的发展，它的应用也随着离子注入技术的发展，它的应用也越来越广泛，尤其是在集成电路中的应用发越来越广泛，尤其是在集成电路中的应用发展最快。由于离子注入技术具有很好可控性展最快。由于离子注入技术具有很好可控性和重复性，这样设计者就可根据电路或器件和重复性，这样设计者就可根据电路或器件参数的要求，设计出理想的杂质分布，并用参数的要求，设计出理想的杂质分布，并用离子注入技术实现这种分布。离子注入技术实现这种分布。离子注入技术在
32、离子注入技术在IC制造中的应用制造中的应用1)对对MOS晶体管阈值电压的控制晶体管阈值电压的控制2)自对准金属栅结构自对准金属栅结构3)离子注入在离子注入在CMOS结构中的应用结构中的应用3536 退火退火退火：退火：也叫热处理，集成电路工艺中所有也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过的在氮气等不活泼气氛中进行的热处理过程都可以称为退火。根据注入的杂质数量程都可以称为退火。根据注入的杂质数量不同，退火温度一般在不同，退火温度一般在450950之间。之间。激活杂质：使不在晶格位置上的离子运动到激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流
33、晶格位置，以便具有电活性，产生自由载流子，起到激活杂质的作用子，起到激活杂质的作用消除损伤消除损伤退火方式：退火方式：炉退火，炉退火，可能产生横向扩散！可能产生横向扩散！快速退火：脉冲激光法、扫描电子束、连续快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源波激光、非相干宽带频光源(如卤光灯、电弧如卤光灯、电弧灯、石墨加热器、红外设备等灯、石墨加热器、红外设备等)371.2.4制膜制膜（制作各种材料的薄膜制作各种材料的薄膜）氧化：制备氧化：制备SiO2层层SiO2的性质及其作用的性质及其作用SiO2是一种十分理想的电绝缘材料是一种十分理想的电绝缘材料，它的化学性质非常稳定，室温，它
34、的化学性质非常稳定，室温下下它只与氢氟酸发生化学反应它只与氢氟酸发生化学反应38 二氧化硅层的主要作用二氧化硅层的主要作用在在MOS电路中作为电路中作为MOS器件的绝缘器件的绝缘栅介质，是栅介质，是MOS器件的组成部分器件的组成部分扩散时的掩蔽层，离子注入的扩散时的掩蔽层，离子注入的(有时与有时与光刻胶、光刻胶、Si3N4层一起使用层一起使用)阻挡层阻挡层作为集成电路的隔离介质材料作为集成电路的隔离介质材料作为电容器的绝缘介质材料作为电容器的绝缘介质材料作为多层金属互连层之间的介质材料作为多层金属互连层之间的介质材料作为对器件和电路进行钝化的钝化层作为对器件和电路进行钝化的钝化层材料材料39在
35、表面已有了二氧化硅后，由于这层已在表面已有了二氧化硅后，由于这层已生成的二氧化硅对氧的阻碍，氧化的速度是生成的二氧化硅对氧的阻碍，氧化的速度是逐渐降低的。由于硅和二氧化硅的晶格尺寸逐渐降低的。由于硅和二氧化硅的晶格尺寸的差异，每生长的差异，每生长1m的二氧化硅，约需消耗的二氧化硅，约需消耗0.44m的硅。的硅。氧化工艺是一种热处理工艺。在集成电氧化工艺是一种热处理工艺。在集成电路制造技术中，热处理工艺除了氧化工艺外，路制造技术中，热处理工艺除了氧化工艺外，还包括前面介绍的退火工艺、再分布工艺，还包括前面介绍的退火工艺、再分布工艺，以及回流工艺等。回流工艺是利用掺磷的二以及回流工艺等。回流工艺是
36、利用掺磷的二氧化硅在高温下易流动的特性，来减缓芯片氧化硅在高温下易流动的特性，来减缓芯片表面的台阶陡度，减小金属引线的断条情况。表面的台阶陡度，减小金属引线的断条情况。40SiO2的制备方法的制备方法热氧化法热氧化法干氧氧化干氧氧化水蒸汽氧化水蒸汽氧化湿氧氧化湿氧氧化干氧湿氧干氧干氧湿氧干氧(简称干湿干简称干湿干)氧化法氧化法氢氧合成氧化氢氧合成氧化化学气相淀积法化学气相淀积法热分解淀积法热分解淀积法溅射法溅射法41进行干氧和湿氧氧化的氧化炉示意图进行干氧和湿氧氧化的氧化炉示意图42干法氧化通常用来形成栅极二氧化硅膜，干法氧化通常用来形成栅极二氧化硅膜，要求薄、界面能级和固定电荷密度低的薄膜。
37、要求薄、界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化用来形成作为器件隔离用的比较厚的二氧化硅膜。氧化反应时，硅膜。氧化反应时，Si表面向深层移动，距表面向深层移动，距离为离为SiO2膜厚的膜厚的0.44倍。因此，不同厚度的倍。因此，不同厚度的SiO2膜，去除后的膜，去除后的Si表面的深度也不同。表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为这种干涉色的周期约为200nm，如果预告知，如果预告知道是几次干涉，就能正确估计。道
38、是几次干涉，就能正确估计。43CVD与与PVD 化学气相淀积化学气相淀积(ChemicalVaporDeposition)是通过气态物质的化学反应在衬底上淀积一层是通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程薄膜材料的过程CVD技术特点：技术特点：具有淀积温度低、薄膜成分和厚度易于控制、具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点围广、设备简单等一系列优点CVD方法几乎可以淀积集成电路工艺中所需方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的要的各种薄膜，例如掺杂或不掺杂
39、的SiO2、多晶硅、非晶硅、氮化硅、金属多晶硅、非晶硅、氮化硅、金属(钨、钼钨、钼)等等44常用的常用的CVD技術有：技術有：(1)常压化学气相淀积（常压化学气相淀积（APCVD）；）；(2)低压化學气相淀积（低压化學气相淀积（LPCVD）；）；(3)等离子增强化學气相淀积（等离子增强化學气相淀积（PECVD）较为常见的较为常见的CVD薄膜包括有：薄膜包括有：二氧化硅（通常直接称为氧化层）二氧化硅（通常直接称为氧化层）氮化硅氮化硅多晶硅多晶硅难熔金属与这类金属之其硅化物难熔金属与这类金属之其硅化物45 金属金属CVD由于由于LPCVD具有诸多优点，因此它为金属淀具有诸多优点，因此它为金属淀积提
40、供了另一种选择。金属化学气相淀积是一个积提供了另一种选择。金属化学气相淀积是一个全新的气相淀积的方法，利用化学气相淀积的台全新的气相淀积的方法，利用化学气相淀积的台阶覆盖能力好的优点，可以实现高密度互联的制阶覆盖能力好的优点，可以实现高密度互联的制作。利用作。利用LPCVD淀积钨来填充通孔。温度约淀积钨来填充通孔。温度约300。这可以和淀积铝膜工艺相适应。金属进。这可以和淀积铝膜工艺相适应。金属进入接触孔时台阶覆盖是人们最关心的问题之一，入接触孔时台阶覆盖是人们最关心的问题之一，尤其是对深亚微米器件，溅射淀积金属薄膜对不尤其是对深亚微米器件，溅射淀积金属薄膜对不断增加的高纵横比结构的台阶覆盖变
41、得越来越困断增加的高纵横比结构的台阶覆盖变得越来越困难。在旧的工艺中，为了保证金属覆盖在接触孔难。在旧的工艺中，为了保证金属覆盖在接触孔上，刻蚀工艺期间必须小心地将侧壁刻成斜坡，上，刻蚀工艺期间必须小心地将侧壁刻成斜坡，这样金属布线时出现这样金属布线时出现“钉头钉头”(见图见图)。“钉头钉头”将显著降低布线密度。如果用金属将显著降低布线密度。如果用金属CVD，就可以，就可以避免避免“钉头钉头”的出现，从而布线密度得到提高。的出现，从而布线密度得到提高。钨是当前最流行的金属钨是当前最流行的金属CVD材料。材料。46钨作为阻挡层金属，它的淀积可以通过钨作为阻挡层金属，它的淀积可以通过硅与六氟化钨（
42、硅与六氟化钨（WF6）气体进行反应。）气体进行反应。其反应式为：其反应式为：2WF6+3Si222W+3SiF447外延生长法外延生长法(epitaxialgrowth)外延生长法外延生长法(epitaxialgrowth)能生长出和能生长出和单晶衬底的原子排列同样的单晶薄膜。在双极型集单晶衬底的原子排列同样的单晶薄膜。在双极型集成电路中，为了将衬底和器件区域隔离成电路中，为了将衬底和器件区域隔离(电绝缘电绝缘)，在在P型衬底上外延生长型衬底上外延生长N型单晶硅层。在型单晶硅层。在MOS集成集成电路中也广泛使用外延生长法，以便容易地控制器电路中也广泛使用外延生长法，以便容易地控制器件的尺寸，达
43、到器件的精细化。此时，用外延生长件的尺寸，达到器件的精细化。此时，用外延生长法外延一层杂质浓度低法外延一层杂质浓度低(约约1015cm-3)的供形成的的供形成的单晶层、衬底则为高浓度的基片，以降低电阻，达单晶层、衬底则为高浓度的基片，以降低电阻，达到基极电位稳定的目的。到基极电位稳定的目的。外延生长法外延生长法可以在平面或可以在平面或非平面衬底生长、能获得十分完善的结构。非平面衬底生长、能获得十分完善的结构。外延生外延生长法长法可以进行掺杂，形成可以进行掺杂，形成n-和和p-型层，设备为通用型层，设备为通用外延生长设备，生长温度为外延生长设备，生长温度为300900，生长速，生长速率为率为0.
44、2m-2m/min，厚度，厚度0.5m-100m，外延层，外延层的外貌决定于结晶条件，并直接获得具有绒面结构的外貌决定于结晶条件，并直接获得具有绒面结构表面外延层。生长有外延层的晶体片叫做外延片表面外延层。生长有外延层的晶体片叫做外延片48多晶硅的化学汽相淀积：多晶硅的化学汽相淀积：利用多晶利用多晶硅替代金属铝作为硅替代金属铝作为MOS器件的栅极是器件的栅极是MOS集成电路技术的重大突破之一，它集成电路技术的重大突破之一，它比利用金属铝作为栅极的比利用金属铝作为栅极的MOS器件性能器件性能得到很大提高，而且采用多晶硅栅技术得到很大提高，而且采用多晶硅栅技术可以实现源漏区自对准离子注入，使可以实
45、现源漏区自对准离子注入，使MOS集成电路的集成度得到很大提高。集成电路的集成度得到很大提高。氮化硅的化学汽相淀积：氮化硅的化学汽相淀积：中等温度中等温度(780820)的的LPCVD或低温或低温(300)PECVD方法淀积方法淀积49 淀积多晶硅淀积多晶硅 淀淀积积多多晶晶硅硅一一般般采采用用化化学学汽汽相相淀淀积积（LPCVDLPCVD）的的方方法法。利利用用化化学学反反应应在在硅硅片片上上生生长长多多晶晶硅硅薄薄膜膜。适适当当控控制制压压力力、温温度度并并引引入入反反应应的的蒸蒸汽汽，经经过过足足够够长长的的时时间间，便便可在硅表面淀积一层高纯度的多晶硅。可在硅表面淀积一层高纯度的多晶硅。
46、 淀淀积积PGSPGS与与淀淀积积多多晶晶硅硅相相似似，只只是是用用不不同同的的化学反应过程，这里不一一介绍了。化学反应过程，这里不一一介绍了。50在集成电路工艺中，通过在集成电路工艺中，通过CVD技术淀积技术淀积的薄膜有重要的用途。例如，氮化硅薄膜可的薄膜有重要的用途。例如，氮化硅薄膜可以用做场氧化以用做场氧化(一种很厚的氧化层，位于芯一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，称为场片上不做晶体管、电极接触的区域，称为场区区)的屏蔽层。因为氧原子极难通过氮化硅的屏蔽层。因为氧原子极难通过氮化硅到达硅，所以，在氮化硅的保护下，氮化硅到达硅，所以，在氮化硅的保护下，氮化硅下面的硅不
47、会被氧化。又如外延生长的单晶下面的硅不会被氧化。又如外延生长的单晶硅，是集成电路中常用的衬底材料。众所周硅，是集成电路中常用的衬底材料。众所周知的多晶硅则是硅栅知的多晶硅则是硅栅MOS器件的栅材料和器件的栅材料和短引线材料。短引线材料。51物理气相淀积（物理气相淀积（PVD）PVD主要是一种物理制程而非化学制程。此技术主要是一种物理制程而非化学制程。此技术一般使用氩等钝气体，在高真空中将氩离子加速以撞一般使用氩等钝气体，在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片被溅击出来的
48、材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。般沉积在晶圆表面。PVD以真空、溅射、离子化或以真空、溅射、离子化或离子束等方法使純金属揮發，与碳化氫、氮气等气体离子束等方法使純金属揮發，与碳化氫、氮气等气体作用，加熱至作用，加熱至400600（約（約13小時）後，蒸鍍碳小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等化物、氮化物、氧化物及硼化物等110m厚之微細厚之微細粒狀薄膜。粒狀薄膜。PVD可分為三种技術：可分為三种技術：(1)蒸鍍（蒸鍍（Evaporation）；）；(2)分子束外延成長（分子束外延成長（MolecularBeamEpitaxyMBE）；）；(3)濺鍍（濺鍍（Sput
49、ter）52PVD技术有两种基本工艺：蒸镀法和溅技术有两种基本工艺：蒸镀法和溅镀法。前者是通过把被蒸镀物质镀法。前者是通过把被蒸镀物质(如铝如铝)加加热，利用被蒸镀物质在高温下热，利用被蒸镀物质在高温下(接近物质的接近物质的熔点熔点)的饱和蒸气压，来进行薄膜沉积；后的饱和蒸气压，来进行薄膜沉积；后者是利用等离子体中的离子，对被溅镀物者是利用等离子体中的离子，对被溅镀物质电极进行轰击，使气相等离子体内具有质电极进行轰击，使气相等离子体内具有被溅镀物质的粒子，这些粒子沉积到硅表被溅镀物质的粒子，这些粒子沉积到硅表面形成薄膜。在集成电路中应用的许多金面形成薄膜。在集成电路中应用的许多金属或合金材料都
50、可通过蒸镀或溅镀的方法属或合金材料都可通过蒸镀或溅镀的方法制造。制造。淀积铝也称为金属化工艺，它是在淀积铝也称为金属化工艺，它是在真空设备中进行的。在硅片的表面形成一真空设备中进行的。在硅片的表面形成一层铝膜。层铝膜。5354基片加热器基片加热器基片架基片架基片基片真空室钟罩真空室钟罩蒸发料蒸发料蒸发源加热电极蒸发源加热电极电阻加热金属舟电阻加热金属舟抽气抽气55溅射镀膜溅射镀膜溅射镀膜的基本原理溅射镀膜的基本原理用高能粒子（经电场加速的正离子）冲击作为阴极的固态用高能粒子（经电场加速的正离子）冲击作为阴极的固态靶，靶原子与这些高能粒子交换能量后从表面飞出，淀积在作靶，靶原子与这些高能粒子交换
51、能量后从表面飞出，淀积在作为阳极的硅片上，形成薄膜。为阳极的硅片上，形成薄膜。直流二极溅射台直流二极溅射台高频溅射台高频溅射台56铜制程技术铜制程技术 在传统铝金属导线无法突破瓶颈之情况下，经在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材过多年的研究发展，铜导线已经开始成为半导体材料的主流，由于铜的电阻值比铝还小，因此可在较料的主流，由于铜的电阻值比铝还小，因此可在较小的面积上承载较大的电流，让厂商得以生产速度小的面积上承载较大的电流，让厂商得以生产速度更快、电路更密集，且效能可提升约更快、电路更密集，且效能可提升约3040的芯片。的芯片。亦由于铜的抗电子
52、迁移能力比铝好，因此可减轻其亦由于铜的抗电子迁移能力比铝好，因此可减轻其电移作用，提高芯片的可靠度。在半导体制程设备电移作用，提高芯片的可靠度。在半导体制程设备供货商中，只有应用材料公司能提供完整的铜制程供货商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术，包括薄膜沉积、蚀刻、电全方位解决方案与技术，包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨化学电镀及化学机械研磨CMP等。等。57AMD最新推出的最新推出的“雷鸟雷鸟”系列系列CPU，全面采用了铜制造技术，有效的提高，全面采用了铜制造技术，有效的提高了了CPU性能，并降低了性能，并降低了CPU生产成本。生产成本。所谓铜技术实际上是
53、采用铜这种优所谓铜技术实际上是采用铜这种优良的导体来代替铝用于集成电路中晶体良的导体来代替铝用于集成电路中晶体管间的互联，从而可以在相同条件下减管间的互联，从而可以在相同条件下减少约少约40的功耗，并能轻易实现更快的的功耗，并能轻易实现更快的主频。比如主频。比如IBM公司为苹果公司的新型公司为苹果公司的新型iBook提供经过特殊设计的铜工艺芯片，提供经过特殊设计的铜工艺芯片，这种耗能很低的芯片可以使这种耗能很低的芯片可以使iBook能够用能够用一块电池工作一整天。一块电池工作一整天。58铜技术的优势主要表现在以下几个方面：铜技术的优势主要表现在以下几个方面：一是铜的导电性能优于现在普遍应用的铝
54、，一是铜的导电性能优于现在普遍应用的铝，而且铜的电阻小，发热量小，从而可以保证处而且铜的电阻小，发热量小，从而可以保证处理器在更大范围内的可靠性；理器在更大范围内的可靠性；其二采用其二采用0.13mm以下及铜工艺芯片制造以下及铜工艺芯片制造技术将有效提高芯片的工作频率；并能减小现技术将有效提高芯片的工作频率；并能减小现有管芯的体积。不过铜技术的专利绝大多数掌有管芯的体积。不过铜技术的专利绝大多数掌握在握在IBM和和Motorola公司手中，而非一项公开公司手中，而非一项公开的技术，所以的技术，所以Intel认为铜技术只有在认为铜技术只有在0.13mm以下的生产工艺中才能产生效益，计划在以下的生
55、产工艺中才能产生效益，计划在1GHz以上的以上的CPU中才采用该技术。中才采用该技术。59化化学学机机械械研研抛光抛光技技术术 化学机械研磨技术（化学机械抛光，化学机械研磨技术（化学机械抛光，CMP）兼兼具有研磨性物质的机械式研磨与酸碱溶液的化学式具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。化，以利后续薄膜沉积之进行。在在CMP制程的硬设备中，研磨头被用来将晶圆制程的硬设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相压在研磨垫上并带动晶圆旋转，至于研磨垫则以
56、相反的方向旋转。在进行研磨时，由研磨颗粒所构成反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响的研浆会被置于晶圆与研磨垫间。影响CMP制程的制程的变量包括有：研磨头所施的压力与晶圆的平坦度、变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。成份、温度、以及研磨垫的材质与磨损性等等。60 钝化工艺钝化工艺 在在集集成成电电路路制制作作好好以以后后，为为了了防防制制外外部部杂杂质质，如如潮潮气气、腐腐蚀蚀性性气气体体、灰灰尘尘侵侵入入硅硅片片，通
57、常在硅片表面加上一层保护膜，称为钝化。通常在硅片表面加上一层保护膜，称为钝化。 目目前前，广广泛泛采采用用的的是是氮氮化化硅硅做做保保护护膜膜，其其加加工工过过程程是是在在450450C C以以下下的的低低温温中中，利利用用高高频频放放电电，使使 和和 气气体体分分解解，从从而形成氮化硅而落在硅片上。而形成氮化硅而落在硅片上。61晶圆针测制程晶圆针测制程 经过经过WaferFab之制程後，晶圆上即形成一格之制程後，晶圆上即形成一格格的小格格的小格，我们称之为晶方或是晶粒，我们称之为晶方或是晶粒/芯片芯片（Die/chip），在一般情形下，同一片晶圆上皆制在一般情形下，同一片晶圆上皆制作相同的晶
58、片，但是也有可能在同一片晶圆作相同的晶片，但是也有可能在同一片晶圆上制上制作不同规格的产品；这些晶圆必须通过晶片允收作不同规格的产品；这些晶圆必须通过晶片允收测试，晶粒将会一一经过针测（测试，晶粒将会一一经过针测（Probe）仪器（多）仪器（多探针测试台）以测试其电气特性，而不合格的的探针测试台）以测试其电气特性，而不合格的的晶粒将会被标上记号晶粒将会被标上记号（InkDot），），此程序即此程序即称之称之为晶圆针测制程（为晶圆针测制程（WaferProbe）。）。然後晶圆将依然後晶圆将依晶粒为单位分割成一粒粒独立的晶粒晶粒为单位分割成一粒粒独立的晶粒62涂（正）光刻胶涂（正）光刻胶选择曝光选
59、择曝光热热氧化氧化SiO2 下面以下面以N型硅上扩散硼制做二极管为型硅上扩散硼制做二极管为例，说明平面工艺的工艺流程。例，说明平面工艺的工艺流程。63去胶去胶掺杂掺杂显影（第显影（第1次图形转移）次图形转移）刻蚀（第刻蚀（第2次图形转移）次图形转移）64蒸发镀蒸发镀Al膜膜光刻光刻Al电极电极CVD淀积淀积SiO2膜膜光刻引线孔光刻引线孔651.3集成电路生产线集成电路生产线集成电路生产线集成电路生产线(ICproductionLine)是是实现实现IC制造的整体环境，由净化厂房、工艺制造的整体环境，由净化厂房、工艺流水线和保证系统流水线和保证系统(供电、纯水、气体纯化和供电、纯水、气体纯化和
60、试剂组成。试剂组成。IC发展到发展到VLSI后，加工特征尺寸后，加工特征尺寸达到亚微米级，集成度上升到达到亚微米级，集成度上升到106以上，从而以上，从而对各道工艺环节和制造环境的颗粒和微污染对各道工艺环节和制造环境的颗粒和微污染控制都很严格，控制都很严格，IC生产线把相关的工艺设备生产线把相关的工艺设备视为一个整体，在群体内实现高度的自动控视为一个整体，在群体内实现高度的自动控制，井保证相应的净化条件。硅片在群体间制，井保证相应的净化条件。硅片在群体间由机器人或机械手传递，整个生产过程实现由机器人或机械手传递，整个生产过程实现了无纸化、在线质量检测、统计分析以及信了无纸化、在线质量检测、统计
61、分析以及信息的实时管理。息的实时管理。661.IC生产线模式生产线模式IC生产线主要有两种模式：大批量生产线生产线主要有两种模式：大批量生产线与标准工艺生产线。与标准工艺生产线。1).集成电路大批量生产线集成电路大批量生产线(ICMassProductionLine)这是一种传统的这是一种传统的IC生产线。生产线。其功能是大批量生产单品种其功能是大批量生产单品种(或品种系列或品种系列)通用通用IC如各种如各种DRAM生产线等。其产品由厂方自生产线等。其产品由厂方自己设计，并对产品的最终性能负责。这种生产己设计，并对产品的最终性能负责。这种生产线的产品质量稳定、成本低廉，但缺乏柔性。线的产品质量
62、稳定、成本低廉，但缺乏柔性。其年投片量通常达到其年投片量通常达到10万片以上万片以上(相应的年电相应的年电路产量为几千万块，乃至几亿块路产量为几千万块，乃至几亿块)，才能达到，才能达到经济生产规模而具有国际市场竞争力。经济生产规模而具有国际市场竞争力。67建立这样一条生产线的资金已由数千万美建立这样一条生产线的资金已由数千万美元上升到数亿元上升到数亿(10亿以上亿以上)美元，生产运行美元，生产运行费也相应增加，而产品的单位功能价格却费也相应增加，而产品的单位功能价格却继续大幅度下降。继续大幅度下降。2).标准工艺加工线标准工艺加工线(Foundry)Foundry引入引入IC后，通常称之为晶园
63、代后，通常称之为晶园代工线，它是用来制造用户特定设计的工线，它是用来制造用户特定设计的ASIC的一种方式，它运用成熟的标准工艺为多的一种方式，它运用成熟的标准工艺为多方用户服务，既保证有符合技术规范要求方用户服务，既保证有符合技术规范要求的性能，又保证有相当高的成品率，还要的性能，又保证有相当高的成品率，还要按照用户选择，提供辅助性的服务，包括按照用户选择，提供辅助性的服务，包括设计程序、试验和封装等。设计程序、试验和封装等。68通常使用方要首先通过通常使用方要首先通过Foundry的说明书，的说明书，了解不同工艺的设计规则和指标，然后以一定了解不同工艺的设计规则和指标，然后以一定的数据形式提
64、供文件。的数据形式提供文件。Foundry工程师们采用工程师们采用一定的软件，将电路文件换成制版用数据。一定的软件，将电路文件换成制版用数据。另一方面，具有设计专长的系统公司，也另一方面，具有设计专长的系统公司，也可以按照可以按照Foundry的的FET模型和版图设计规则模型和版图设计规则来设计来设计IC。2.标准加工线用户标准加工线用户Foundry的用户可分成三种主要类型：整的用户可分成三种主要类型：整机厂家、机厂家、IC设计公司和设计公司和IC芯片制造专业公司。芯片制造专业公司。各类用户的表现特征如下表所示。各类用户的表现特征如下表所示。69用户特征整机工厂采用Foundry形式制造专用
65、的IC，用于自身的整机产品，增强竞争力。IC设计公司将产品的设计Foundry的方式加工成IC产品，再销售给整机厂家，提高自身的经济效益。IC芯片制造专业公司由于专业的Foundry生产线的制造成本较为低廉，采用Foundry的形式，可以腾出自已的加工能力，集中精力生产主流产品。Foundry用户的表现特征用户的表现特征70Foundry的出现，是的出现，是IC设计公司赖于设计公司赖于生存和发展的基础。也有相一些生存和发展的基础。也有相一些IC专业制专业制造厂家利用别家的造厂家利用别家的Foundry生产自己主导产生产自己主导产品的配套产品。下面介绍品的配套产品。下面介绍Foundry的实例的
66、实例(TSM公司公司)。其投资及加工能力见下表。其投资及加工能力见下表。TSMC公司标准加工线投资及加工能力公司标准加工线投资及加工能力生产线 投资/亿美元150mm硅片月投能力运行年份工艺技术FAB10.7510414103片1987年1.2mFAB23210425103片1990年0.8m71目前，许多半导体制造工厂面临一些严目前，许多半导体制造工厂面临一些严峻的挑战：峻的挑战：一一是建厂投资问题，由于建厂是建厂投资问题，由于建厂投资资金比投资工厂的收入增长更快，许投资资金比投资工厂的收入增长更快，许多公司难以负担，特别是新一代更昂贵和多公司难以负担，特别是新一代更昂贵和风险更大，也减缓了
67、技术革新的进程；风险更大，也减缓了技术革新的进程；二二是投资回报周期问题，因为半导体市场的是投资回报周期问题，因为半导体市场的竞争很大部分取决于产品研制时间；竞争很大部分取决于产品研制时间；三三是是产品的多品种和小批量问题，这必然增加产品的多品种和小批量问题，这必然增加了产品的成本。了产品的成本。723.模拟工厂模拟工厂由于传统的大批量生产的方式不能适应小批量、由于传统的大批量生产的方式不能适应小批量、多品种、短周期经济生产的要求，许多半导体厂家、多品种、短周期经济生产的要求，许多半导体厂家、大学和研究部门都在为半导体制造的柔性化和计算大学和研究部门都在为半导体制造的柔性化和计算机集成制造机集
68、成制造(CIM)控制开辟新的途径，因此，模拟工控制开辟新的途径，因此，模拟工厂、可编程工厂等应运而生。厂、可编程工厂等应运而生。1)模拟工厂模拟工厂它是以各种不同层次的计算机模拟它是以各种不同层次的计算机模拟(例如：工艺、例如：工艺、设备、器件、电路及生产线设备、器件、电路及生产线)为基础来完成工厂中设为基础来完成工厂中设计和制造加工的快速产生试样的软件环境。它们可计和制造加工的快速产生试样的软件环境。它们可以被用来设计工艺流程、评估工艺的可能性，使工以被用来设计工艺流程、评估工艺的可能性，使工厂生产率达到最佳化，预测产品的出厂时间，另外厂生产率达到最佳化，预测产品的出厂时间，另外还有许多其他
69、功能。还有许多其他功能。732)可编程工厂可编程工厂它基本上是用计算机控制的设备来装备柔性化它基本上是用计算机控制的设备来装备柔性化工厂，可用各种软件对工艺、设备和生产操作程序工厂，可用各种软件对工艺、设备和生产操作程序进行快速编程和重新组合。可编程工厂的基础就是进行快速编程和重新组合。可编程工厂的基础就是广泛应用广泛应用CIMS(计算机集成制造系统计算机集成制造系统)的新一代柔的新一代柔性多功能设备。这种设备能一次快速处理一个半导性多功能设备。这种设备能一次快速处理一个半导体晶片，就地完成多个工艺步骤，单片处理也便于体晶片，就地完成多个工艺步骤，单片处理也便于实现现场和实时监控。这种工艺设备
70、是模块式的，实现现场和实时监控。这种工艺设备是模块式的，具有普通的机械和电子接口，模块化和标准化的设具有普通的机械和电子接口，模块化和标准化的设备可减少技术升级所必需的设备数量和资金。而备可减少技术升级所必需的设备数量和资金。而CIMS可用来制定规范、进行监控和信息管理，它可用来制定规范、进行监控和信息管理，它能在时间和可靠性两者之间进行折衷，并可安排和能在时间和可靠性两者之间进行折衷，并可安排和跟踪工厂中同时运行的许多不同产品，使工厂的设跟踪工厂中同时运行的许多不同产品，使工厂的设备利用率最大。备利用率最大。743)柔性制造技术柔性制造技术指的是具有对生产条件变化或新环境及指的是具有对生产条
71、件变化或新环境及时作出响应能力的生产过程。其柔性主要时作出响应能力的生产过程。其柔性主要表现在：表现在：生产设备的零件、部件可根据生产设备的零件、部件可根据所加工产品的需求变换；所加工产品的需求变换；对加工产品的对加工产品的批量可平衡地作出重大而迅速的调整；批量可平衡地作出重大而迅速的调整；可对加工产品的性能参数作出迅速变换井可对加工产品的性能参数作出迅速变换井及时投入生产；及时投入生产；可迅速而有效地综合应可迅速而有效地综合应用新技术；用新技术；对用户、贸易伙伴和供应商对用户、贸易伙伴和供应商的需求变化迅速作出反应。的需求变化迅速作出反应。751.4 集成电路封装1.4.1集成电路封装工艺流
72、程集成电路封装工艺流程1.4.2封装的作用封装的作用1.4.3封装类型封装类型1.4.4如何选择封装形式如何选择封装形式761.4.1集成电路封装工艺流程芯芯771.4.2封装的作用封装的作用封装是集成电路制造中的一项关键工艺。封装是集成电路制造中的一项关键工艺。是為了制造出所生產的电路的保护層，避免电是為了制造出所生產的电路的保护層，避免电路受到机械性刮傷或是高溫破坏。路受到机械性刮傷或是高溫破坏。典型的封装过程典型的封装过程(双列直插式双列直插式)见图见图5(a)。它是先从硅片上切割得到芯片它是先从硅片上切割得到芯片(称为划片称为划片)，再，再将合格的芯片粘接在底座的基板上，用引线键将合格
73、的芯片粘接在底座的基板上，用引线键合技术合技术(wirebonding)将芯片上的压焊块与引将芯片上的压焊块与引脚端口连接起来脚端口连接起来(称为组装称为组装)，然后塑料或陶瓷，然后塑料或陶瓷封装技术将芯片包装或密封起来形成外壳封装技术将芯片包装或密封起来形成外壳(称称为包封为包封)，使集成电路能在各种环境和工作条，使集成电路能在各种环境和工作条件下稳定、可靠地工作。陶瓷封装和塑料封装件下稳定、可靠地工作。陶瓷封装和塑料封装后的示意图见图后的示意图见图5(b)、(c)。78798081828384半导体制造过程半导体制造过程後段後段（BackEnd）-后工序后工序封装封装（Packaging）
74、：）：IC封裝依使用材料可分為封裝依使用材料可分為陶瓷（陶瓷（ceramic）及塑膠及塑膠（plastic）兩種，而兩種，而目前商業應用上則以塑膠構裝為主。以塑膠目前商業應用上則以塑膠構裝為主。以塑膠構裝中打線接合為例，其步驟依序為晶片切構裝中打線接合為例，其步驟依序為晶片切割（割（diesaw）、）、黏晶（黏晶（diemount/diebond）、）、銲線銲線/压焊（压焊（wirebond）、）、封膠（封膠（mold）、）、剪剪切切/成形（成形（trim/form）、）、印字（印字（mark）、）、電電鍍（鍍（plating）及檢驗（及檢驗（inspection）等。等。测试制程测试制程（I
75、nitialTestandFinalTest）851.晶片切割晶片切割/划片（划片（DieSaw）晶片切割之目的為將前製程加工完成之晶圓上晶片切割之目的為將前製程加工完成之晶圓上一顆顆之一顆顆之晶粒（晶粒（die）切割分離。举例来说：切割分離。举例来说：以以0.2微米制程技术生产，每片八寸晶圆上可微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的制作近六百颗以上的64M微量。欲進行晶片切微量。欲進行晶片切割，首先必須進行割，首先必須進行晶圓黏片，而後再送至晶晶圓黏片，而後再送至晶片切割機上進行切割。片切割機上進行切割。切割完後之晶粒井然有序切割完後之晶粒井然有序排列於膠帶上，而框架的排列於膠
76、帶上，而框架的支撐避免了支撐避免了膠帶的皺摺與膠帶的皺摺與晶粒之相互碰撞。晶粒之相互碰撞。862.粘晶粘晶/粘片（粘片（DieBond） 粘晶之目的乃將一顆顆之晶粒置粘晶之目的乃將一顆顆之晶粒置於導線架上並以銀膠（於導線架上並以銀膠（epoxy）粘着）粘着固定。粘晶完成後之导线架則經由传固定。粘晶完成後之导线架則經由传輸設輸設备送至彈匣备送至彈匣/片盒（片盒（magazine）內，以送至下一制程進行銲線內，以送至下一制程進行銲線/压焊。压焊。873.銲线（銲线（WireBond） IC封裝製程（封裝製程（Packaging）則是利用塑則是利用塑膠或陶瓷包裝晶粒與配線以成集成電路膠或陶瓷包裝晶粒
77、與配線以成集成電路（IntegratedCircuit；簡稱簡稱IC），），此製程此製程的目的是為了製造出所生產的電路的保護的目的是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破層，避免電路受到機械性刮傷或是高溫破壞。最後整个集成电路的周围会向外拉出壞。最後整个集成电路的周围会向外拉出引线脚（引线脚（Pin），），稱之為稱之為打线打线，作為與外界，作為與外界電路板連接之用。電路板連接之用。884.封膠（封膠（Mold） 封膠之主要目的為防止濕氣由封膠之主要目的為防止濕氣由外部侵入、以機械方式支持導線、內外部侵入、以機械方式支持導線、內部產生熱量之去除及提供能夠手持之部產生熱量
78、之去除及提供能夠手持之形體。其過程為將導線架置於框架上形體。其過程為將導線架置於框架上並預熱，再將框架置於壓模機上的構並預熱，再將框架置於壓模機上的構裝模上，再以樹脂充填並待硬化。裝模上，再以樹脂充填並待硬化。895.剪切剪切/成形（成形（Trim/Form） 剪切之目的為將導線架上構裝完成之晶粒剪切之目的為將導線架上構裝完成之晶粒獨立分開，並獨立分開，並把不需要的連接用材料及部份凸把不需要的連接用材料及部份凸出之樹脂切除出之樹脂切除（dejunk）。成形之目的則是將成形之目的則是將外引脚压成各种預先設計好之形狀外引脚压成各种預先設計好之形狀，以便於裝，以便於裝置於电路版上使用。剪切與成形主要
79、由一部冲置於电路版上使用。剪切與成形主要由一部冲压机配上多套不同制程之模具，加上進料及出压机配上多套不同制程之模具，加上進料及出料机构所組成。料机构所組成。6.印字（印字（Mark）印字乃將字體印於構裝完的膠體之上，其印字乃將字體印於構裝完的膠體之上，其目的在於註明目的在於註明商品之規格及製造者等資訊。商品之規格及製造者等資訊。 907.檢驗（檢驗（Inspection） 晶片切割之目的為將前製程加工完晶片切割之目的為將前製程加工完成之晶圓上一顆顆之成之晶圓上一顆顆之檢驗之目的為確定檢驗之目的為確定封裝完成之產品是否合於使用。其中項封裝完成之產品是否合於使用。其中項目包括諸如：外引脚之平整性、
80、共面度、目包括諸如：外引脚之平整性、共面度、脚距、印字脚距、印字是否清晰及膠體是否有損傷是否清晰及膠體是否有損傷等的外观檢驗。等的外观檢驗。911.芯片测试（芯片测试（wafersort）2.芯片目检（芯片目检（dievisual）3.芯片粘贴测试（芯片粘贴测试（dieattach）4.压焊强度测试（压焊强度测试（leadbondstrength）5.稳定性烘焙（稳定性烘焙（stabilizationbake）6.温度循环测试（温度循环测试（temperaturecycle）7.离心测试（离心测试（constantacceleration）8.渗漏测试（渗漏测试（leaktest）9.高低温电
81、测试高低温电测试10.高温老化（高温老化（burn-in）11.老化后测试（老化后测试（post-burn-inelectricaltest）典型的测试和检验过程典型的测试和检验过程92对封装的要求有以下几个方面：对封装的要求有以下几个方面：(1)对芯片起到保护作用，封装后使芯片对芯片起到保护作用，封装后使芯片不受外界因素的影响而损坏，不因外部条件变不受外界因素的影响而损坏，不因外部条件变化而影响芯片的正常工作；化而影响芯片的正常工作；(2)封装后芯片通过外引出线封装后芯片通过外引出线(或称引脚或称引脚)与外部系统有方便和可靠的电连接；与外部系统有方便和可靠的电连接；(3)将芯片在工作中产生的
82、热能通过封装将芯片在工作中产生的热能通过封装外壳散播出去，从而保证芯片温度保持在最高外壳散播出去，从而保证芯片温度保持在最高额度之下；额度之下；(4)使芯片与外部系统实现可靠的信号传使芯片与外部系统实现可靠的信号传输，保持信号的完整性。输，保持信号的完整性。除上述基本要求外，还希望封装为使用和除上述基本要求外，还希望封装为使用和测试提供标准的引脚节距，希望封装材料能与测试提供标准的引脚节距，希望封装材料能与系统系统(如如PCB板板)所使用的材料在热膨胀系数上所使用的材料在热膨胀系数上相匹配或进行补偿等。相匹配或进行补偿等。93随着集成技术的发展，如芯片尺寸的加大、工随着集成技术的发展，如芯片尺
83、寸的加大、工作频率的提高、使用功率的增大、引脚数目的增多作频率的提高、使用功率的增大、引脚数目的增多等，对封装技术提出了越来越高的要求，特别是电等，对封装技术提出了越来越高的要求，特别是电子整机系统的微型化、轻量化和便携移动化更强烈子整机系统的微型化、轻量化和便携移动化更强烈地要求集成电路的封装向微小型化、多引脚数化和地要求集成电路的封装向微小型化、多引脚数化和低成本发展。封装成本已成为一个突出的问题。随低成本发展。封装成本已成为一个突出的问题。随着芯片制造工艺水平和芯片成本串的提高，芯片本着芯片制造工艺水平和芯片成本串的提高，芯片本身的成本正不断下降，从而使封装成本在总制造成身的成本正不断下
84、降，从而使封装成本在总制造成本的比重不断上升，某些产品的封装成本已超过芯本的比重不断上升，某些产品的封装成本已超过芯片的制造成本，因而改进封装技术、提高封装质量、片的制造成本，因而改进封装技术、提高封装质量、降低封装成本、提高封装成品率己成为降低集成电降低封装成本、提高封装成品率己成为降低集成电路总成本的关键因素。路总成本的关键因素。94 1.4.3封装类型封装类型封装有两大类；一类是通孔插入式封装封装有两大类；一类是通孔插入式封装(through-holepackage)；另一类为表面安装式；另一类为表面安装式封装封装(surfacemountedpackage)。每一类中又。每一类中又有多
85、种形式。有多种形式。表表l和表和表2是它们的图例，英文缩是它们的图例，英文缩写、英文全称和中文译名写、英文全称和中文译名。图。图6示出了封装技示出了封装技术在小尺寸和多引脚数这两个方向发展的情况。术在小尺寸和多引脚数这两个方向发展的情况。DIP是是20世纪世纪70年代出现的封装形式。它年代出现的封装形式。它能适应当时多数集成电路工作频率的要求，制能适应当时多数集成电路工作频率的要求，制造成本较低，较易实现封装自动化印测试自动造成本较低，较易实现封装自动化印测试自动化，因而在相当一段时间内在集成电路封装中化，因而在相当一段时间内在集成电路封装中占有主导地位。占有主导地位。95但DIP的引脚节距较
86、大(为2.54mm)，并占用PCB板较多的空间，为此出现了SHDIP和SKDIP等改进形式，它们在减小引脚节距和缩小体积方面作了不少改进，但DIP最大引脚数难以提高(最大引脚数为64条)且采用通孔插入方式，因而使它的应用受到很大限制。为突破引脚数的限制，20世纪80年代开发了PGA封装，虽然它的引脚节距仍维持在2.54mm或1.77mm，但由于采用底面引出方式，因而引脚数可高达500条600条。96英文缩写英文全称中文名DIPDualin-linepackage双列直插式封装SKDIPSkinnyDIP宽度变窄型双列直插式封装SHDIPShrinkDIP长度缩小型双列直插式封装SIPSingl
87、ein-linepackage 单列直插式封装ZIPZigzagin-linepackage单边交错直插式封装PGAPingridarray针栅阵列式封装97英文缩写英文全称中文名SOPSmalloutlinePackage小外型封装SOJJ-leadSOPJ型引线小外型封装TSOPThinSOP薄型小外型封装QFPQuadflatpackage四边出脚扁平封装SSOPShrinkSOP长度缩小型小外型封装98英文缩写 英文全称中文名TQFPThinQFP薄型四边出脚扁平封装PLCCPlasticleadedchipcarrier塑料J型有引线片式载体封装LCC或CLCCCeramiclead
88、lesschipcarrier陶瓷无引线片式载体封装BGABallgridarray球焊阵列式封装TABTapeautomatedbounding基带自动焊接式封装CSPChipscalepackage芯片尺寸级封装99随着表面安装技术(surfacemountedtechnology,SMT)的出现，DIP封装的数量逐渐下降，表面安装技术可节省空间，提高性能，且可放置在印刷电路板的上下两面上。SOP应运而生，它的引脚从两边引出，且为扁平封装，引脚可直接焊接在PCB板上，也不再需要插座。它的引脚节距也从DIP的2.54mm减小到1.77mm。后来有SSOP和TSOP改进型的出现，但引脚数仍受到
89、限制。100QFP也是扁平封装，但它们的引脚是也是扁平封装，但它们的引脚是从四边引出，且为水平直线，其电感较小，从四边引出，且为水平直线，其电感较小，可工作在较高频率。引脚节距进一步降低可工作在较高频率。引脚节距进一步降低到到1.00mm，以至，以至0.65mm和和0.5mm，引脚，引脚数可达数可达500条，因而这种封装形式受到广泛条，因而这种封装形式受到广泛欢迎。但在管脚数要求不高的情况下，欢迎。但在管脚数要求不高的情况下，SOP以及它的变形以及它的变形SOJ(J型引脚型引脚)仍是优先仍是优先选用的封装形式，也是目前生产最多的一选用的封装形式，也是目前生产最多的一种封装形式。种封装形式。10
90、1 为解决单一芯片集成度低和功能不够完善的为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上用片，在高密度多层互联基板上用SMD技术组成多技术组成多种多样的电子模块系统，从而出现种多样的电子模块系统，从而出现MCM(MultiChipModel)多芯片模块系统。多芯片模块系统。MCM是将多个裸是将多个裸芯片直接安装在单个载体或基板上，再通过高导芯片直接安装在单个载体或基板上，再通过高导电金属将裸芯片之间连接起来，最后用铸塑或陶电金属将裸芯片之间连接起来，最后用铸塑或陶瓷包封技术封装成一个模块瓷包封
91、技术封装成一个模块(module)。由于在一。由于在一个模块中含有多个芯片，不仅提高厂封装密度，个模块中含有多个芯片，不仅提高厂封装密度，还由于多个芯片之间的间距减小，布线密度提高，还由于多个芯片之间的间距减小，布线密度提高，以至整个模块的性能以及可靠性都有明显提高以至整个模块的性能以及可靠性都有明显提高(这这是与多个独立的单芯片封装后再在是与多个独立的单芯片封装后再在PCB板上连接板上连接起来相比较而言起来相比较而言)。102目前目前MCM封装技术中有三种形式：封装技术中有三种形式：MCM-C，MCM-L，MCM-D。MCM-C是利用陶瓷是利用陶瓷作为衬底，采用厚膜工艺来制作。作为衬底，采用
92、厚膜工艺来制作。MCM-L是是以层压有机板形成基板，采用多层线路板制造以层压有机板形成基板，采用多层线路板制造工艺来制作。工艺来制作。MCM-D是以硅器件制造工艺为是以硅器件制造工艺为基础，通过薄膜淀积技术形成多层互连线和互基础，通过薄膜淀积技术形成多层互连线和互连之间的多层绝缘层。连之间的多层绝缘层。二者相比较，二者相比较，MCM-D是最理想的一种，是最理想的一种，但它的成本较昂贵，因而其推广应用受到影响。但它的成本较昂贵，因而其推广应用受到影响。此外，裸芯片的保存、运输以及裸芯片本身的此外，裸芯片的保存、运输以及裸芯片本身的测试还存在许多技术问题，尚有待进一步解决。测试还存在许多技术问题，
93、尚有待进一步解决。1031.4.4如何选择封装形式如何选择封装形式对于通用的标准集成电路产品，其封对于通用的标准集成电路产品，其封装类型和形式已由制造商在手册中说明。装类型和形式已由制造商在手册中说明。但对于但对于ASIC来说，封装形式的选择则是来说，封装形式的选择则是ASIC设计中的一个重要组成部分，而且设计中的一个重要组成部分，而且应该在集成电路早期的指标性能设计阶应该在集成电路早期的指标性能设计阶段就加以考虑。如果在封装的选择上发段就加以考虑。如果在封装的选择上发生错误同样会导致整个设计的重新修改。生错误同样会导致整个设计的重新修改。104在选择封装时需要考虑的问题是：在选择封装时需要考
94、虑的问题是：1.管脚数管脚数当然所选择的封装式其总管脚数应当然所选择的封装式其总管脚数应等于或大于集成电路芯片所需要的引出等于或大于集成电路芯片所需要的引出入端数入端数(包括输人，输出，控制端、电源包括输人，输出，控制端、电源端、地线端等的总数端、地线端等的总数)。有时设计者只考。有时设计者只考虑总管脚数已与所需引出入端数相等是虑总管脚数已与所需引出入端数相等是不够的，还必须号虑信号、电源、地端不够的，还必须号虑信号、电源、地端口在管壳上所处的方位，因为一个集成口在管壳上所处的方位，因为一个集成电路块总是要放在印刷电路板上并与其电路块总是要放在印刷电路板上并与其他集成电路块相连接，各个端口的位
95、置他集成电路块相连接，各个端口的位置将直接影响印刷电路板的布局布线。将直接影响印刷电路板的布局布线。1052腔体的尺寸腔体的尺寸一定要有足够的腔体大小保证裸芯片能够一定要有足够的腔体大小保证裸芯片能够安装进去。一个集成电路设计者必须充分了解安装进去。一个集成电路设计者必须充分了解每种封装对芯片尺寸的限制，这种限制包括长每种封装对芯片尺寸的限制，这种限制包括长度和宽度两个方面。也就是说，如果对某一已度和宽度两个方面。也就是说，如果对某一已完成的芯片没计，发现长度方向有足够的空间，完成的芯片没计，发现长度方向有足够的空间，但宽度方向却不够，这时需要改变设计或者改但宽度方向却不够，这时需要改变设计或
96、者改选另一种封装。选另一种封装。3引脚节距的尺寸引脚节距的尺寸除了管脚数、腔体尺寸外还要选择引脚节除了管脚数、腔体尺寸外还要选择引脚节距的尺寸。因为同样一个距的尺寸。因为同样一个24条脚的条脚的DIP封装，封装，其节距有其节距有2.54mm和和1.77mm两种，不同的节距两种，不同的节距会使总的封装尺寸不同。因此，集成电路设计会使总的封装尺寸不同。因此，集成电路设计者应画出封装的外形尺寸图作为提供给用户的者应画出封装的外形尺寸图作为提供给用户的完整性能手册的一部分。完整性能手册的一部分。1064封装高度封装高度有些封装有普通型、薄型和超薄型之分。有些封装有普通型、薄型和超薄型之分。当然只有在特
97、殊需要即厚度空间受到限制时才当然只有在特殊需要即厚度空间受到限制时才选择较薄的封装形式，因为这会带来成本的提选择较薄的封装形式，因为这会带来成本的提高。高。5安装类型的选择安装类型的选择选择通孔插入式还是表面安装式是首先要选择通孔插入式还是表面安装式是首先要决定的问题，因为两种安装技术很不相同，当决定的问题，因为两种安装技术很不相同，当然表面安装式会节约印刷电路板的面积，但在然表面安装式会节约印刷电路板的面积，但在技术上也带来一些新的问题。引脚的平面一致技术上也带来一些新的问题。引脚的平面一致性不够时会使有的引脚不同时接触到焊接表面性不够时会使有的引脚不同时接触到焊接表面因而造成虚焊等问题。如
98、果采用有底座方式，因而造成虚焊等问题。如果采用有底座方式，则应考虑底座的代价和它的尺寸大小和高度。则应考虑底座的代价和它的尺寸大小和高度。1076散热性能和条件散热性能和条件在了解封装供应商给出的热阻值后，应计在了解封装供应商给出的热阻值后，应计算出芯片可能达到的最高温度，计算时应先确算出芯片可能达到的最高温度，计算时应先确定最坏的外界环境温度。对于密封或敞开、有定最坏的外界环境温度。对于密封或敞开、有无通风等不同情况，外界环境温度会有明显的无通风等不同情况，外界环境温度会有明显的差别。同时还要考虑周围是否有耗散热量大的差别。同时还要考虑周围是否有耗散热量大的器件如大电流输出晶体管、电压调整器
99、等，如器件如大电流输出晶体管、电压调整器等，如有，则局部区域的温度会显著高于平均的环境有，则局部区域的温度会显著高于平均的环境温度。如果考虑采用散热片帮助散热，则应考温度。如果考虑采用散热片帮助散热，则应考虑散热片的重量、高度以及如何固定在印刷电虑散热片的重量、高度以及如何固定在印刷电路板上使散热最为有效等问题。路板上使散热最为有效等问题。上述问题都会直接影响封装成本，而封装上述问题都会直接影响封装成本，而封装成本是成本是ASIC设计者必须慎重加以考虑的。设计者必须慎重加以考虑的。1081.5 1.5 集成电路工艺小结集成电路工艺小结前工序前工序图形转换技术：主要包括光刻、图形转换技术：主要包
100、括光刻、刻蚀等技术刻蚀等技术薄膜制备技术：主要包括外延、薄膜制备技术：主要包括外延、氧化、化学气相淀积、物理气相氧化、化学气相淀积、物理气相淀积淀积(如溅射、蒸发如溅射、蒸发)等等掺杂技术：主要包括扩散和离子掺杂技术：主要包括扩散和离子注入等技术注入等技术109后工序后工序划片划片封装封装测试测试老化老化筛选筛选辅助工序辅助工序超净厂房技术超净厂房技术超纯水、高纯气超纯水、高纯气体制备技术体制备技术光刻掩膜版制备光刻掩膜版制备技术技术材料准备技术材料准备技术110fablessfoundrymasktestPackaging111CrystalGrowthSlicingGraphite Hea
101、terSi MeltSi CrystalPolishingWaferingHigh Temp.AnnealingFurnaceAnnealed WaferDefect FreeSurface byAnnealing(Surface Improvement） ）Surface DefectMapPolished Wafer晶圆退火工艺流程晶圆退火工艺流程晶体生长晶体生长晶圆制作晶圆制作硅晶体硅晶体熔硅熔硅切片切片抛光抛光抛光片抛光片高温退火高温退火退火后的晶圆退火后的晶圆退火炉退火炉（改善表面）（改善表面）利用退火消除缺陷利用退火消除缺陷石墨加热器1121.6集成电路的基本制造工艺集成电路的基本
102、制造工艺流程流程（本节编号及插图编号同教材第（本节编号及插图编号同教材第1章）章）1.1双极集成电路的基本制造工艺1.1.1典型的双极集成电路工艺pn结隔离与介质隔离结隔离与介质隔离1.1.2双极集成电路中元件的形成过程和元件结构113pn结隔离与介质隔离结隔离与介质隔离1.采用集电极接触孔磷穿透工艺的采用集电极接触孔磷穿透工艺的PN结隔离结隔离SBCStandardBuriedCollectorProcess标准隐埋标准隐埋集电极隔离工艺集电极隔离工艺114115绝缘介质隔离绝缘介质隔离(DIDielectricIsolation)(a)氧化，光刻氧化，光刻(b)各向异性腐蚀，各向异性腐蚀，
103、刻出刻出V形槽形槽(c)热生长热生长1m的的SiO2(d)生生长250m的多的多晶硅晶硅(e)研磨背面的研磨背面的单晶晶硅，直到磨出硅，直到磨出单晶硅晶硅岛为止止(f)在硅在硅岛上制作各上制作各种种类型的器件型的器件116pn结隔离技术结隔离技术目的：使做在不同隔离区的元件实目的：使做在不同隔离区的元件实现电隔离现电隔离结构：如图所示结构：如图所示特点：特点：为降低集电极串联电阻为降低集电极串联电阻rCS，在，在P型型衬底与衬底与n型外延之间加一道型外延之间加一道n+埋层，提埋层，提供供IC的低阻通路。的低阻通路。为进一步降低集电极串联电阻为进一步降低集电极串联电阻rCS集集电极接触区加磷穿透
104、扩散（应在基区电极接触区加磷穿透扩散（应在基区扩散之前进行）扩散之前进行）为减小隔离槽的实际宽度可采用为减小隔离槽的实际宽度可采用对通对通隔离技术隔离技术117对通隔离技术对通隔离技术在在n+埋层扩散后，先进行埋层扩散后，先进行p+浓硼下隔离扩散，浓硼下隔离扩散，去除氧化层后，生长去除氧化层后，生长n型外延，然后在进行型外延，然后在进行p+浓硼浓硼上隔离扩散的同时，做纵向上隔离扩散的同时，做纵向pnp管（将在模拟管（将在模拟IC中中使用这种器件）的发射区扩散，这样可缩短扩散时使用这种器件）的发射区扩散，这样可缩短扩散时间，使横向扩散尺寸大为降低，节省了芯片面积。间，使横向扩散尺寸大为降低，节省
105、了芯片面积。对通隔离技术对通隔离技术示意图示意图118PN结隔离的制造工艺结隔离的制造工艺 （a a） P-P-SiSi衬底（衬底（衬底（衬底（b b）氧化（）氧化（）氧化（）氧化（c c）光刻掩模）光刻掩模）光刻掩模）光刻掩模1 1（d d）腐蚀（）腐蚀（）腐蚀（）腐蚀（e e）N N+ +埋层扩散（埋层扩散（埋层扩散（埋层扩散（f f）外延及氧化）外延及氧化）外延及氧化）外延及氧化（g g）光刻掩模）光刻掩模）光刻掩模）光刻掩模2 2（i i）P P+ +隔离扩散及氧化隔离扩散及氧化隔离扩散及氧化隔离扩散及氧化（正胶）（正胶）119在在在在隔离岛上制作隔离岛上制作隔离岛上制作隔离岛上制作N
106、PNNPN型管的工艺流程及型管的工艺流程及型管的工艺流程及型管的工艺流程及剖面图剖面图剖面图剖面图掩膜掩膜1 选择选择埋层扩散区埋层扩散区掩膜掩膜2 选择选择隔离扩散区隔离扩散区120121122123124125126127128129典型典型的的PN结隔离的掺金结隔离的掺金TTL电路工艺流程图电路工艺流程图(p.1)一次氧化一次氧化衬底制备衬底制备隐埋层隐埋层扩散扩散外延淀积外延淀积热热氧化氧化隔离光刻隔离光刻隔离扩散隔离扩散再再氧氧化化基区基区扩散扩散再再分布及氧化分布及氧化发射区光刻发射区光刻背面掺金背面掺金发射区扩散发射区扩散反刻铝反刻铝接触孔光刻接触孔光刻铝淀积铝淀积隐埋层光刻隐埋
107、层光刻基区光刻基区光刻再再分布及氧化分布及氧化铝合金铝合金淀积钝化层淀积钝化层中测中测压焊块光刻压焊块光刻掩膜掩膜1掩膜掩膜2掩膜掩膜3掩膜掩膜4掩膜掩膜5掩膜掩膜6掩膜掩膜7图图1.1朱正涌教材：朱正涌教材：1页页130因为每次光刻后，氧化、扩散前都要进行化学清洗，所以总的工序约40道左右。在“典型的PN结隔离的掺金TTL电路工艺流程图”的图1.1中只列出了主要的工序，没有列出化学清洗及中测以后的工序，如裂片、压焊、封装等后工序，但我们对后工序要有足够的重视，因为后工序所占的成本比例较大，对产品成品率的影响也较大。131双极集成电路中元件的形成过程和元件结构双极集成电路中元件的形成过程和元件
108、结构由典型的由典型的PN结隔离的掺金结隔离的掺金TTL电路工艺制作的集成电路中的电路工艺制作的集成电路中的晶体管的剖面图如图晶体管的剖面图如图1所示，它基本上由表面图形所示，它基本上由表面图形(由光刻掩模决由光刻掩模决定定)和杂质浓度分布决定。下面结合主要工艺流程来介绍双极型集和杂质浓度分布决定。下面结合主要工艺流程来介绍双极型集成电路中元器件的形成过程及其结构。成电路中元器件的形成过程及其结构。ALSiO2BPP+P-SUBN+ECN+-BLN-epiP+图图1.2典型数字集成电路中典型数字集成电路中NPN晶体管剖面图晶体管剖面图朱正涌教材：朱正涌教材：2页页1321.衬底选择衬底选择对于典
109、型的对于典型的PN结隔离双极集成电路来说，衬底结隔离双极集成电路来说，衬底一般选用一般选用P型硅。型硅。为了提高隔离结的击穿电压而又为了提高隔离结的击穿电压而又不使外延层在后续工艺中下推太多，衬底电阻率选不使外延层在后续工艺中下推太多，衬底电阻率选10.cm，为了获得良好的为了获得良好的PN结面，减少外延层的结面，减少外延层的缺陷，选用缺陷，选用(111)晶向，稍偏离晶向，稍偏离25。晶圆（晶片）的生产由砂即（二氧化硅）开始，晶圆（晶片）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢
110、速分氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的多晶硅。一般晶圆解过程，制成棒状或粒状的多晶硅。一般晶圆制造厂，将多晶硅融解制造厂，将多晶硅融解后，再利用硅晶种慢慢拉出后，再利用硅晶种慢慢拉出单晶硅晶棒。一支单晶硅晶棒。一支85公分长，重公分长，重76.6公斤的公斤的8吋吋硅硅晶棒，约需晶棒，约需2天半时间长成。经研磨、抛光、切片天半时间长成。经研磨、抛光、切片后，即成半导体之原料后，即成半导体之原料晶圆片。晶圆片。1332.第一次光刻第一次光刻N+埋层扩散孔埋层扩散孔由于集成电路中的晶体管是三结四层结构，集由于集成电路中的晶体管是三结四层结构，集成电路中各元件的端点都
111、从上表面引出，并在上表成电路中各元件的端点都从上表面引出，并在上表面实现互连，为了减小晶体管集电极的串联电阻，面实现互连，为了减小晶体管集电极的串联电阻，减小寄生减小寄生PNP管的影响，在制作元器件的外延层和管的影响，在制作元器件的外延层和村底之间需要作村底之间需要作N+隐埋层。隐埋层。N+埋层埋层的作用：的作用：1、减小集电极串联电阻，、减小集电极串联电阻，2、减小寄生、减小寄生PNP管的影响管的影响要求：要求：1、杂质固浓度大、杂质固浓度大2、高温时在、高温时在Si中的扩散系数小，中的扩散系数小，以减小上推以减小上推3、与衬底晶格匹配好，以减小应力、与衬底晶格匹配好，以减小应力因此最理想的
112、隐埋层杂质是砷因此最理想的隐埋层杂质是砷(As)。图图1.3朱正涌教材：朱正涌教材：2 2页页页页1343.外延层淀外延层淀积积1、VPE（Vaporousphaseepitaxy)气气相相外延生长硅外延生长硅SiCl4+H2Si+HCl2、外延层淀积时应考虑的设计参数主要是外延层电阻率、外延层淀积时应考虑的设计参数主要是外延层电阻率epi和和外延层厚度外延层厚度Tepi，为了使结电容，为了使结电容Cjs，Cjc小，击穿电压小，击穿电压BVCEO高，以及在以后的热处理过程中外延层下推的距离小，高，以及在以后的热处理过程中外延层下推的距离小，epi应选得高一些；为了使集电极串联电阻应选得高一些；
113、为了使集电极串联电阻rcs小和饱和压降小和饱和压降VCES小，又希望小，又希望epi低一些。这两者是矛盾的，需加以折衷。对低一些。这两者是矛盾的，需加以折衷。对于于TTL电路来说，电源电压电路来说，电源电压Vcc5V，所以对，所以对BVCEO的要求的要求不高，但对不高，但对rcs，VCES的要求高，所以可以选取的要求高，所以可以选取epi=02cm，相应的厚度也较小，相应的厚度也较小，Tepi37m；外延层厚度了，应；外延层厚度了，应满足满足TepiXjc+Xmc+TBL-up+tepi-ox即外延层的厚度即外延层的厚度Tepi应大于应大于集电极结深集电极结深Xjc、集电极耗尽、集电极耗尽层宽
114、度层宽度Xmc、埋层扩散上推、埋层扩散上推移距离移距离TBL-up和为外延层后和为外延层后各道工序生成的氧化层所消各道工序生成的氧化层所消耗的延层的厚度耗的延层的厚度tepi-ox之和之和SiO2N+-BLP-SUBN-epiN+-BL图图1.4朱正涌教材：朱正涌教材：2 2页页页页135第二次光刻第二次光刻P+隔离扩散孔隔离扩散孔在衬底上在衬底上形成孤立的外延层岛形成孤立的外延层岛,实现元件的隔离。实现元件的隔离。SiO2N+-BLP-SUBN-epiN+-BLN-epiP+P+P+涂涂胶胶烘烤烘烤-掩膜（曝光）掩膜（曝光）-显影显影-坚膜坚膜蚀刻蚀刻清洗清洗去胶去胶-清洗清洗P+扩散扩散(
115、浓硼浓硼B+)，扩透外延层，扩透外延层图图1.5朱正涌教材：朱正涌教材：3页页136第三次光刻第三次光刻P型基区扩散型基区扩散孔孔决定决定NPN管的基区扩散（基区和硼扩电阻）位管的基区扩散（基区和硼扩电阻）位置范围置范围SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PP去去SiO2氧化氧化-涂胶涂胶烘烤烘烤-掩膜（曝光）掩膜（曝光）-显影显影-坚膜坚膜蚀刻蚀刻清洗清洗去胶去胶清洗清洗P基区扩散基区扩散(B)图图1.6硼扩电阻硼扩电阻基区扩散基区扩散朱正涌教材：朱正涌教材：4页页137第四次光刻第四次光刻N+发射区扩散孔发射区扩散孔集电极和集电极和N型电阻的接触孔型电阻的接触孔,以
116、及外延层的反偏孔。以及外延层的反偏孔。Al和和N-Si的接触，只有的接触，只有ND1019cm-3时，时，才能形成才能形成欧姆接触欧姆接触，所以必须进行集电所以必须进行集电极接触孔的极接触孔的N+扩散。扩散。去去SiO2氧化氧化-涂胶涂胶烘烤烘烤-掩膜（曝光）掩膜（曝光）-显影显影-坚膜坚膜蚀刻蚀刻清洗清洗去胶去胶清洗清洗N+扩散（浓磷扩散（浓磷P+）N+发射区扩散孔发射区扩散孔图图1.7集电极接触孔集电极接触孔外延层的反偏孔外延层的反偏孔朱正涌教材：朱正涌教材：4页页138第五次光刻第五次光刻引线接触孔引线接触孔SiO2N+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi图
117、图1.8图图1.8B孔孔E孔孔C孔孔电阻孔电阻孔1B孔孔E孔孔C孔孔电阻孔电阻孔2电阻孔电阻孔1电阻孔电阻孔2电阻区外延层电阻区外延层接最高电位孔接最高电位孔朱正涌教材：朱正涌教材：4页页139第六次光刻第六次光刻金属化内连线：反刻铝金属化内连线：反刻铝图图1.9电阻区外延层电阻区外延层接最高电位孔接最高电位孔朱正涌教材：朱正涌教材：4页页140图图1.10朱正涌教材：朱正涌教材：5页页141142143144L L是基区和隔离槽的是基区和隔离槽的是基区和隔离槽的是基区和隔离槽的版版版版图设计宽图设计宽度度度度 WW隔离槽的版隔离槽的版隔离槽的版隔离槽的版图设计图设计宽宽度度度度 ，WW1 隔
118、离隔离隔离隔离扩扩散散散散时时的横的横的横的横向向向向扩扩散散散散宽宽度，度，度，度，WW2 反向偏置隔离结反向偏置隔离结反向偏置隔离结反向偏置隔离结的空间电荷区宽度，的空间电荷区宽度，的空间电荷区宽度，的空间电荷区宽度，WW3光刻的套刻精度光刻的套刻精度 WW4基区扩散时的横基区扩散时的横基区扩散时的横基区扩散时的横向扩散宽度向扩散宽度向扩散宽度向扩散宽度WW3WW4WW2WW11451.2MOS集成电路的基本制造工艺集成电路的基本制造工艺1.2.1N沟硅栅沟硅栅E/DMOS集成电路工艺集成电路工艺图图1.11朱正涌教材：朱正涌教材：6 6页页页页(5)生长薄氧生长薄氧40nm(1)长薄氧长
119、薄氧60nm(2)淀积氮化硅淀积氮化硅150nm(3)场区光刻（光场区光刻（光），），场区注入场区注入(4)场氧，去除氮场氧，去除氮化硅及背面氧化层化硅及背面氧化层146朱正涌教材：朱正涌教材：6 6页页页页（7）E管光刻（光管光刻（光），），E管注入；去除有源区薄氧，栅氧管注入；去除有源区薄氧，栅氧85nm，埋孔光刻（光埋孔光刻（光），多晶硅淀积，磷扩散，漂磷硅玻璃），多晶硅淀积，磷扩散，漂磷硅玻璃PSG（6）D管光刻（光管光刻（光），），D管注入管注入（11）反刻铝（光）反刻铝（光），）， 合金合金（9）低温氧化）低温氧化500550nm（10）引线孔光刻（光）引线孔光刻（光）；）； 淀积
120、铝淀积铝（8）多晶硅光刻（光）多晶硅光刻（光），）， 源、漏区注入源、漏区注入（6）（8）（7）（9）（10）（11）1471.2.2CMOS集成电路工艺集成电路工艺体硅体硅CMOS工艺设计中阱工艺的选择工艺设计中阱工艺的选择(朱正涌教材：朱正涌教材：7页页页页)(1)p阱工艺阱工艺实现CMOS电路的工艺技术有多种。CMOS是在PMOS工艺技术基础上于1963年发展起来的，因此采用在n型衬底上的p阱制备NMOS器件是很自然的选择。由于氧化层中正电荷的作用以及负的金属(铝)栅与衬底的功函数差，使得在没有沟道离子注入技术的条件下，制备低阈值电压(绝对值)的PMOS器件和增强型NMOS器件相当困难。
121、于是，采用轻掺杂的n型衬底制备PMOS器件，采用较高掺杂浓度扩散的p阱做NMOS器件，在当时成为最佳的工艺组合。148考虑到空穴的迁移率比电子迁移率要低近2倍多，且迁移率的数值是掺杂浓度的函数(轻掺杂衬底的载流子迁移率较高)。因此，采用采用p阱工艺有利于阱工艺有利于CMOS电路中两种类型器件的性能匹配电路中两种类型器件的性能匹配，而尺寸差别较小。p阱CMOS经过多年的发展，已成为成熟的主要的CMOS工艺。与NMOS工艺技术一样，它采用了硅栅、等平面和全离子注入技术。149(2)n阱工艺阱工艺为了实现与LSI的主流工艺增强型/耗层型(E/D)的完全兼容，n阱CMOS工艺得到了重视和发展。它采用E
122、/DNMOS的相同的p型衬底材料制备NMOS器件，采用离子注入形成的n阱制备PMOS器件，采用沟道离子注入调整两种沟遭器件的阈值电压。n阱CMOS工艺与p阱CMOS工艺相比有许多明显的优点。首先是与与E/DNMOS工艺完全兼容工艺完全兼容，因此，可以直接利用已经高度发展的NMOS工艺技术；其次是制备在轻掺杂衬底上的NMOS的性能得到了最佳化的性能得到了最佳化-保持了高的电子迁移率，低的体效应系数，低的n+结的寄生电容，降低了漏结势垒区的电场强度，从而降低了电子碰撞电离所产生的电流等。这个优点对动态CMOS电路，如时钟CMOS电路，多米诺电路等的性能改进尤其明显。150这是因为在这些动态电路中仅
123、采用很少数目的PMOS器件，大多数器件是NMOS型。另外由于电子迁移率较高，因而n阱的寄生电阻较低阱的寄生电阻较低；碰撞电离的主要来源电子碰撞电离所产生的衬底电流，在n阱CMOS中通过较低寄生电阻的衬底流走。而在p阱CMOS中通过p阱较高的横向电阻泄放，故产生的寄生衬底电压在n阱CMOS中比p阱要小。在n阱CMOS中寄生的纵向双极型晶体管是PNP型，其发射极电流增益较低，n阱CMOS结构中产生可控硅锁定效应的几率较p阱为低。由于n阱CMOS的结构的工艺步骤较p阱CMOS简化，也有利于提高集成密度例如由于磷在场氧化时，在n阱表面的分凝效应分凝效应，就可以取消对PMOS的场注入和隔离环。151杂质
124、分凝的概念：杂质分凝的概念：杂质在固体杂质在固体-液体界面上的分凝作用液体界面上的分凝作用再结晶层中杂质的含量决定于固溶度再结晶层中杂质的含量决定于固溶度制造合金结（突变结）；制造合金结（突变结）；杂质在固体杂质在固体-固体界面上也存在分凝作用固体界面上也存在分凝作用例如，对例如，对Si/SiO2界面：硼的分凝系数界面：硼的分凝系数约为约为3/10，磷的分凝系数约为，磷的分凝系数约为10/1；这就；这就是说，掺硼的是说，掺硼的Si经过热氧化以后，经过热氧化以后，Si表表面的硼浓度将减小，而掺磷的面的硼浓度将减小，而掺磷的Si经过热氧经过热氧化以后，化以后，Si表面的磷浓度将增高）。表面的磷浓度
125、将增高）。152n阱CMOS基本结构中含有许多性能良好的功能器件，对于实现系统集成及接口电路也非常有利。图A(a)和(b)是p阱和n阱CMOS结构的示意图。图图A153N阱硅阱硅栅栅CMOSIC的剖面图的剖面图154(3)双阱工艺双阱工艺双阱CMOS采用高浓度的n+衬底，在上面生长高阻r外延层，并在其上形成n阱和p阱。它有利于每种沟道类型的器件性能最佳化，且因存在低阻的通道，使可控硅锁闩效应受到抑制。图A(c)是双阱CMOS结构示意图。最为理想的CMOS结构应该是绝缘衬底上的CMOS技术(SOI/CMOS)。它彻底消除了体硅CMOS电路中的“可控硅锁闩”效应，提高抗辐射能力并有利于速度和集成度
126、的提高。155图图A156P阱硅栅单层铝布线阱硅栅单层铝布线CMOSIC的工艺过程的工艺过程下面以光刻掩膜版为基准，先描述一个P阱硅栅单层铝布线CMOS集成电路的工艺过程的主要步骤，用以说明如何在CMOS工艺线上制造CMOS集成电路。（见教材第（见教材第7-9页，图页，图1.12）1571.P阱硅栅阱硅栅CMOS工艺和元件的形成过程工艺和元件的形成过程1、光刻、光刻I-阱区光刻，刻出阱区注入孔阱区光刻，刻出阱区注入孔图图1.12(a)N-SiN-SiSiO2朱正涌教材：朱正涌教材：8 8页页页页158CMOS集成电路工艺集成电路工艺-以以P阱硅阱硅栅栅CMOS为例为例2、阱区注入及推进，形成阱
127、区、阱区注入及推进，形成阱区N-SiP-图图1.12(b)SiO21593、去除、去除SiO2，长薄氧，长长薄氧，长Si3N4图图1.12(c)N-SiP-Si3N41604、光、光II-有源区光刻有源区光刻N-SiP-Si3N4图图1.12(d)Si3N41615、光、光III-N管场区光刻，管场区光刻，N管场区注入，管场区注入，以以提高场开启提高场开启，减少闩锁效应及改善阱，减少闩锁效应及改善阱的接触。的接触。光刻胶光刻胶N-SiP-B+图图1.12(e)1626、长场氧，漂去、长场氧，漂去SiO2及及Si3N4，然后长栅然后长栅氧化层。氧化层。N-SiP-图图1.12(f)SiO2163
128、7、光、光-p管场区光刻（用光管场区光刻（用光I的负版），的负版），p管场区注入，管场区注入，调节调节PMOS管的开启电压管的开启电压，然后生长多晶硅。然后生长多晶硅。N-SiP-B+图图1.12(g)光刻胶光刻胶SiO21648、光、光-多晶硅光刻，形成多晶硅栅及多晶硅光刻，形成多晶硅栅及多晶硅电阻多晶硅电阻多晶硅N-SiP-图图1.12(h)多晶硅SiO21659、光、光-P+区光刻，区光刻，P+区注入。形成区注入。形成PMOS管的源、漏区及管的源、漏区及P+保护环。保护环。图图1.12(i)N-SiP-B+光刻胶光刻胶多晶硅多晶硅P+区区16610、光、光-N管场区光刻，管场区光刻，N管
129、场区注入，管场区注入，形成形成NMOS的源、漏区及的源、漏区及N+保护环。保护环。光刻胶N-SiP-As图图1.12(j)P+区区N+区区16711、长、长PSG（磷硅玻璃）。磷硅玻璃）。PSGN-SiP+P-P+N+N+图图1.12(k)16812、光刻、光刻-引线孔光刻。引线孔光刻。PGS回流。回流。PSGN-SiP+P-P+N+N+图图1.12(l)16913、光刻、光刻-引线孔光刻（反刻引线孔光刻（反刻AL）。）。光刻光刻-压焊块光刻压焊块光刻。PSGN-SiP+P-P+N+N+VDDINOUTPNSDDS图图1.12(m)INOUT1702.N阱硅栅阱硅栅CMOS工艺工艺(a)衬底材
130、料P-Si(b)光刻1，刻P-阱，注磷，再推进形成P-阱。图图1.13朱正涌教材：朱正涌教材：9页页171(c)光刻2，确定有源区，生长场氧化层(d)生长栅氧、淀积多晶硅，光刻3，刻多晶硅栅朱正涌教材：朱正涌教材：9页页172(e)光刻4，硼注入，形成PMOS管源、漏区，淀积CVD氧化层(f)光刻5，磷注入，形成NMOS管源、漏区朱正涌教材：朱正涌教材：9页页173(g)光刻6，刻接触孔(h)光刻7，刻铝引线朱正涌教材：朱正涌教材：9 9页页页页1743.双阱硅栅双阱硅栅CMOS工艺工艺图图1.14朱正涌教材：朱正涌教材：10页页175简化简化N阱硅栅阱硅栅CMOS工艺演示工艺演示176氧化层
131、生长氧化层生长光刻光刻1，刻刻N阱掩膜版阱掩膜版氧化层氧化层氧化层氧化层P-SUBP-SUB177曝光曝光光刻光刻1，刻刻N阱掩膜版阱掩膜版光刻胶光刻胶掩膜版掩膜版178氧化层的刻蚀氧化层的刻蚀光刻光刻1，刻刻N阱掩膜版阱掩膜版179N阱注入阱注入光刻光刻1，刻刻N阱掩膜版阱掩膜版180形成形成N阱阱N阱阱P-SUBP-SUB181氮化硅的刻蚀氮化硅的刻蚀光刻光刻2，刻有源区掩膜版，刻有源区掩膜版二氧化硅二氧化硅掩膜版掩膜版N阱阱182场氧的生长场氧的生长光刻光刻2，刻有源区掩膜版，刻有源区掩膜版二氧化硅二氧化硅氮化硅氮化硅掩膜版掩膜版N阱阱183去除氮化硅去除氮化硅光刻光刻3，刻多晶硅掩膜版
132、，刻多晶硅掩膜版FOXN阱阱184重新生长二氧化硅（栅氧）重新生长二氧化硅（栅氧）光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版栅氧栅氧场氧场氧场氧场氧N阱阱185生长多晶硅生长多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版多晶硅多晶硅多晶硅多晶硅N阱阱186刻蚀多晶硅刻蚀多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版掩膜版掩膜版N阱阱187刻蚀多晶硅刻蚀多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版多晶硅多晶硅N阱阱188P+离子注入离子注入光刻光刻4，刻，刻P+离子注入离子注入掩膜版掩膜版掩膜版掩膜版P+N阱阱189N+离子注入离子注入光刻光刻5，刻，刻N+离子注入离子注入掩膜版掩膜版N
133、+N阱阱190生长磷硅玻璃生长磷硅玻璃PSGPSGN阱阱191光刻接触孔光刻接触孔光刻光刻6，刻接触孔刻接触孔掩膜版掩膜版P+N+N阱阱192刻铝刻铝光刻光刻7，刻刻Al掩膜版掩膜版AlN阱阱193刻铝刻铝VDDVoVSSN阱阱194光刻光刻8，刻压焊孔刻压焊孔掩膜版掩膜版钝化层钝化层N阱阱1951.3Bi-CMOS工艺工艺Bi-CMOS同时包括双极和MOS晶体管的集成电路，它结合了双极器件的高跨导、强驱动能力和CMOS器件的高集成度、低功耗的优点，使它们互相取长补短、发挥各自优点，制造高速、高集成度、好性能的VLSI。196图图1.15197朱正涌教材：朱正涌教材：12页页198朱正涌教材：
134、朱正涌教材：1313页页页页199图图1.18朱正涌教材：朱正涌教材：14页页200SOI/CMOS电路电路利用绝缘衬底的硅薄膜(SilicononInsulator)制作CMOS电路，能彻底消除体硅CMOS电路中的寄生可控硅结构。能大幅度减小PN结面积，从而减小了电容效应。这样可以提高芯片的集成度和器件的速度。下图示出理想的SOI/CMOS结构。SOI结构是针对亚微米CMOS器件提出的，以取代不适应要求的常规结构和业已应用的兰宝石衬底外延硅结构(SOS-SilicononSapphire结构)。SOI结构在高压集成电路和三维集成电路中也有广泛应用。201SiliconOnInsulator(
135、SOI)Advantages:-denser(absenceofwells)-couldbefaster(lowersubstratecapacitance)-nolatch-upproblem-enhancedradiationtolerancesapphireDisadvantages:-moreexpensive-processislessdeveloped-loweryield兰兰宝石宝石Insulator/n+ p- n+p+ n- p+202203SOI/CMOS工艺步骤如下，生长清洁氧化层厚1m，淀积多晶硅层厚500nm，激激光再结晶光再结晶，刻有源区岛，n沟衬底注入，p沟衬底注入，栅氧化，生长栅多晶硅与刻蚀，p沟源漏注入，n沟源漏注入，淀积SiO2，刻接触孔蒸铝及刻铝，合金，钝化。其中清洁氧化、栅氧化、源漏注入较为关键。204
