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1、模拟与数字电路AnalogandDigitalCircuits17_17_时序逻辑电路时序逻辑电路(4)(4)1时序逻辑电路主要内容数码管动态显示按键/开关去抖动数字系统结构时序二进制乘法器寄存器组2时序逻辑电路Nexys-3基本输入基本输入/输出输出开关/按键BTN按下为1SW拨到上为1LED指示灯LD=1时点亮7段数码管AN=0使能相应数位CACG：字形码，0显示相应段(共阳极)3时序逻辑电路Nexys-2基本输入基本输入/输出输出开关/按键BTN按下为1SW拨到上为1LED指示灯LD=1时点亮7段数码管AN=0使能相应数位CACG：字形码，0显示相应段(共阳极)4时序逻辑电路数码管动态显
2、示4位位7段段数码数码显示显示接口接口8DG08DG18DG28DG3ClkAN0AN1AN28AN3DGAN0AN1AN2AN3DG分频器分频器脉冲脉冲分配器分配器8DG08DG18DG28DG3Clk8DG4AN多路多路选择器选择器Clk_low445时序逻辑电路按键/开关去抖动0 0 0 1 2 0 1 2 3 0 0 0 0 0 0 0 0 0 1 0 0 1 2 3 0 0 0 0 0 ClkInOlOpCnt输入输入整形整形电路电路InClkOlOp若若InOl，则，则Cnt计数，否则清零计数，否则清零若若Cnt=N，则，则Ol=in，Cnt=0若若Cnt=N且且In=1，则，则O
3、p=1若若Op=1，则，则Op=0抖动持续时间一般在抖动持续时间一般在510ms6时序逻辑电路数字系统结构数字系统由若干逻辑功能部件构成，按一定顺序处理数字信号的电路从结构上划分为数据通路和控制单元两部分数据通路(DataPath)数据在被处理过程中经过的路径控制单元(ControlUnit)控制数据通路中数据的流动方向和次序数据通路数据输入数据输出控制单元控制输入控制状态数字系统结构框图数字系统结构框图状态输出7时序逻辑电路示例1时序二进制乘法器X，Y：输入数据，被乘数和乘数，4位无符号二进制数Z：输出数据，8位积Start：控制输入，启动乘法运算，高电平有效Reset：控制输入，复位，高电
4、平有效Done：状态输出，运算结束指示，高电平有效Clk：时钟输入Start Reset4位乘法器位乘法器4Y4X8ZDoneClk8时序逻辑电路乘法运算过程X2X3X0X1Y2Y3Y0Y1?Z2Z3Z0Z1Z6Z7Z4Z5+(当Yi =1) ? ? ? ? =X3X2X1X0(当Yi =0)0 0 0 0DBA B手工运算过程手工运算过程+0 0 0 0 0Y3Y2Y1Y0? ? ? ?0 ? ? ? Z00 ? ? ?Z0Y3Y2Y1+? ? ? ? ? ? ? Z1? ? ? ?Z1Z0Y3Y2+? ? ? ? ? ? ? Z2? ? ? ?Z2Z1Z0Y3+? ? ? ?Z7 Z6Z5
5、Z4Z3Z3Z2Z1Z0Z7Z6Z5Z4C=0,A=0,D=X,B=Y C, A=A+D*Y0 A, B=C,A,B1 BA操作说明操作说明 CC, A=A+D*Y1 A, B=C,A,B1 C, A=A+D*Y2 A, B=C,A,B1C, A=A+D*Y3 A, B=C,A,B1 迭代运算过程迭代运算过程Z = X Y9时序逻辑电路乘法器结构Clk数据通路数据通路控制单元控制单元Start4Y4XDone8ZInit, Add, Cnt, ShiftE, B0ResetStart Reset4位乘法器位乘法器4Y4X8ZDone Clk10时序逻辑电路乘法器结构(续)数据通路数据通路Ini
6、t: DX, BY, T0 , A0, C0Cnt: TT-1Add: C, AA+DShr: C, A, BC, A, B1 , C0StartResetClk控制单元控制单元InitAddEB0CntShrDone2被乘数被乘数加法器加法器乘数乘数部分积部分积进位进位444BACD444XY4Z计数器计数器T检测检测0E011时序逻辑电路乘法器控制单元状态图S0DoneStart/InitResetS1CntS2ShrB0/Add!B0!StartE!EStartResetClk控制单元控制单元InitAddEB0CntShrDoneInit: DX, BY, T0 , A0, C0Cnt
7、: TT-1Add: C, AA+DShr: C, A, BC, A, B1 , C012时序逻辑电路乘法器控制单元(续1)状态表Reset Start B0 ESnSn+1DoneInit Add Shr Cnt1xxxxS00000100xxS000001S001xxS110001S00X0x000100X1xS201010S1S2S10Xx0001000Xx1S000100S2S1S2Done =S0 Init = StartS0 Add = B0 S1Shr = S2 Cnt = S113时序逻辑电路乘法器时序图clkStartS0InitStateCntAddShrS1S2S1S2S
8、1S2?D?B?A?T11111011000000CDone111001110101101111011101101011E?14时序逻辑电路Verilog描述二进制乘法器module binary_multiplier (x, y, z, start, done, reset, clk); output 7:0 z;output done;input 3:0 x, y;input start, reset, clk;reg 3:0 a, b, d;reg c;reg 1:0 state, next_state, t;parameter S0=2b00, S1=2b01, S2=2b10;wir
9、e e;assign e = |t;assign z = a, b; ClkStart Reset乘法器乘法器4Y4X8ZDone15时序逻辑电路Verilog描述二进制乘法器(续1)/state registeralways (posedge clk or posedge reset)begin if (reset) state = S0; else state = next_state;end assign done = (state = S0); /next state functionalways (start or e or state) begin case (state) S0:
10、 if(start) next_state = S1; else next_state = S0; S1: next_state = S2;S0DoneStart/InitResetS1CntS2ShrB0/Add!B0!StartE!E16时序逻辑电路Verilog描述二进制乘法器(续2) S2: if (!e) next_state = S1; else next_state = S0; default next_state = S0; endcaseend/datapath functionalways (posedge clk) begin case (state) S0: if (s
11、tart) begin d = x; b = y; a = 4d0; c = 1b0; t = 2b0; endS0DoneStart/InitResetS1CntS2ShrB0/Add!B0!StartE!E17时序逻辑电路Verilog描述二进制乘法器(续3)S1: begint = t - 2b01;if (b0) c, a = a + d;endS2: begina = c, a3:1;b = a0, b3:1;c = 1b0; end endcaseendendmoduleS0DoneStart/InitResetS1CntS2ShrB0/Add!B0!StartE!E18时序逻辑电
12、路乘法器仿真波形19时序逻辑电路寄存器之间传输数据每个寄存器的数据输入处配置多路数据选择器(MUX)每个寄存器的输出数据连接到所有MUX灵活实现多个数据同时传送寄存器传送L0L1L2R0LdR1LdR2LdS0S1S2nnMUXS01nnnMUXS01nnnMUXS01nR0 R1; S0=1, L0=1; S1=0, L1=120时序逻辑电路BUS，多个部件共享用于传输数据的导线每次只能传送一个数据总线R0 R1; S=1, L0=1L0nR0LdSMUXS012nnL1nR1LdnL2nR2Ldn2R0 R1; E1=1, L0=1nL0L1L2nR0LdnR1LdnR2LdnnE2E1E
13、0; E0=0, E2=021时序逻辑电路寄存器组也称寄存器堆，或者寄存器文件(RegisterFile)例如，有3个读写端口的2m个n位寄存器，其中D端口供写DA：寄存器地址D：写入数据WE：写使能A、B端口供读AA、BA：寄存器地址A、B：读出数据寄存器组(2mn)ABDDAAABAWEnnnmmm22时序逻辑电路MUX0123 R0DE R1DE R2DE R3DEMUX0123Decoder0123EAABDDAAABAWE2n22nnnnnn寄存器组的MUX实现3端口4n寄存器组23时序逻辑电路寄寄存存器器组组的的三三态态门门实实现现3端口432寄存器组24时序逻辑电路ALU算术逻辑
14、单元(ArithmeticLogicUnit)设计8位ALUALU功能表功能表S3 S2 S1 S0H F（标志）（标志）0 0 0 0X V：溢出标志 C：进位(加法)、 借位(减法)标志 N：负数标志 Z：零标志0 0 0 1X+10 0 1 0X+Y0 0 1 1X+Y+10 1 0 0X-Y-10 1 0 1X-Y0 1 1 0X-10 1 1 1X1 0 0 xX&Y Z：零标志 N、V和C：任意1 0 1 xX|Y1 1 0 x1 1 1 xALU8S88XYH4F425时序逻辑电路示例数据通路寄存器组8个8位寄存器，记为R0R7ALU为前例MEM为存储器DI/DO:输入/输出数据MA:地址MW:写使能 Register FileABDDAAABAWE88833 0 1MUX80 1MUX8MEMDIDOMWMA884V,C,N,ZS34KMBMDR0 R1-R2; AA=1, BA=2, MB=1XYHFALU; S=5, MD=0; DA=0, WE=126时序逻辑电路TheEnd27时序逻辑电路
