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1、第二章计算机中的信息表示 .数值型数据的表示方法 1. 进位计数制及其相互转换（二-八-十-十六进制间的转换） 2.IEEE754标准浮点表示格式 IEEE754 标准浮点格式 数 （ 或 称 长 实 数 ） 、 临 时 浮 点 数 （ 或 称 临 时 实 数 ） 。 它 们 的 具 体 格 式 如 表 所 示 。 IEEE754 的 3 种浮点表示格式 类型 数符 （位） 阶码 （位） 尾数数 值 （位） 总位数 （位） 偏置值 十六进 制 十进制 短浮点 1 8 23 32 7FH 127 数 1 11 52 64 3FFH 1023 长浮点 数 临时浮 点数 1 15 64 80 3FF
2、FH 16383 例：将（82.25）10 转换成短浮点数格式。 1）先将（82.25）10 转换成二进制数 (82.25)10 =(1010010.01)2 2）规格化二进制数（1010010.01）2 1010010.01=1.01001001 X 2 6 3）计算移码表示的阶码=偏置值+阶码真值: (127+6)10=(133)10 =(1)2 4）以短浮点数格式存储该数 因此：符号位=0 由3）可得 IEEE754有3种浮点表示格式，分别称为: 短浮点数（或称短实数）、长浮点 表示该数为正数 阶码=10000101 尾数=0 由2）可得；尾数为 23位，不足在后面添15 按IEEE75
3、4标准，常用的浮点数的格式如图所示。 尾数 M 数符 阶码 E 外存 厂CPU内的寄存器 I外设接口中的寄存器（统一编址） 结论：CPU能够直接访问的操作数只能存放在主存储器或 CPU内的寄存器 中，由于主存储器的容量远远大于 CPU内的寄存器的容量，因此CPU能够 直接访问的操作数主要存放在主存储器中。 严显式：直接、间接、变址、基址等 3.指令给出操作数地址方式 J j 隐式：隐含约定寄存器号、主存储器单元号 简化地址结构的基本途径：尽量使用隐地址。 4.寻址方式 大致可将众多的寻址方式归纳为以下四大类， 其它的寻址方式则是它们的变 型或组合。 所以，短浮点数代码为: 0 ； 100001
4、01； 0 表示为十六进制代码为: 42A48000H 指令信息的表示 ，主存开辟（软堆栈） 堆栈 PU 中的寄存器组组成（硬堆栈） 奇存器 1.操作数的位置 PU 中的寄存器 外设接口中的寄存器 存储器 主存（包括cache） 2.CPU能直接访问 V 的操作数位置 Cache 立即寻址。在读取指令时也就从指令之中获得了操作数，即操作数包含 在指令中。 直接寻址类。直接给出主存地址或寄存器编号，从 CPU内或主存单元内 读取操作数。 间接寻址类。先从某寄存器中或主存中读取地址，再按这个地址访问主 存以读取操作数。 变址类。指令给出的是形式地址(不是最终地址)，经过某种变换(例如 相加、相减、
5、高低位地址拼接等)，才获得有效地址，据此访问主存储器以 读取操作数。 第三早 一、CPU的逻辑组成及工作机制 1.CPU的逻辑组成(模型机框图) (1) (2) (3) (4) CPU子系统(复习) CPU的逻辑组成模型机框图; CPU内每个寄存器的作用； 总线的分类及定义； 控制器的分类及区别； (1) CPU 数据通路操作：按照数据的流向分成四段 ALU输入选择f AUL功能选择f移位器功能选择f分配脉冲(打入到寄存器中的 脉冲); (2) 与访问主存有关的微命令； 例：Mf MDR f C FT: M f IR、PC+1f PC ET: SR . /DR : Ri OP Df MDR ,
6、 MDR f M , PCf MAR 或/SR . /DR : C OP Df MDR , MDR f M , PCf MAR 二、基本概念 1. 同步控制，异步控制？有何主要特征？应用场合？ 2. 主/从设备，试举例说明。 3. 组合逻辑控制器、微程序控制器的时序系统是如何划分的？ 4. 微命令、微操作、微指令、微指令周期、微程序？ 5. 微程序控制器的基本思想。 6.1位全加器的结构及关系表达式。 7.并行加法器中的串行进位链结构： G = Gn + P nC-1 并行进位链结构：C = Gn + P nG-1+ P nPQ地址思 2.CPU的指令流程 (1) 指令类型：MOV指令、双操作
7、数算数逻辑运算指令、单操作数算是逻辑运算指令、 转移/返回指令、转子指令； (2) 核心是寻址方式：立即寻址、 R、(R)、一(R)、(R)+、(R)+、X(R)； 综合应用题（本题共20分） 某计算机字长16位，CPU内部包含如下部件：通用寄存器 R0、R1、R2、R3,累加器AC, 算术逻辑单元ALU及其数据暂存器 A和B，程序计数器PC,指令寄存器IR，存储器地址寄 存器MAR存储器读数据缓冲器MER存储器写数据缓冲器 与（AA B）、或（AV B） 4种算术逻辑运算，分别由 Add、 所有寄存器、数据总线及内总线均为 16位。题七图是该 加法运算指令ADD R1, 1000H（R2）。
8、其中源操作数 数R1是寄存器直接寻址，指令编码长度 MDRALU支持加（A+B、减（A-B）、 Sub And Or 4个控制信号控制。 CPU内部数据通路图。 1000H（R2）是变址寻址，目的操作 32位，指令编码格式如下： Op code(8) Ms(2) Rs(2) Mt(2) Rt(2) Offset(16) Op code:操作码 Ms :源操作数寻址方式 Mt :目的操作数寻址方式 Offset:位移量 Rs：源寄存器 Rt :目的寄存器 请根据数据通路分析该指令执行过程，把指令执行过程中各时钟周期的微操作及应处于 有效状态的控制信号填入下表（参照表中已给出的取指令周期的表示方法
9、） D戲a Bus （数据总线） Address Bus X MARout LIE 竺 I Jr I MARir MAR阡丄 |lnteri 1MDRout 2 I MDF MER I XMERout Intern日I Bus (内总线)* MD可JDR站 ROoLt Riout TA B Add瓦 Sub- MCTRR MEMORY MeniW R2oLt I R2 R饷 R3oLt I R3 汽 K-And ACinH AC I ACout 图例说明 B 卜一Bin Bin 有数憲示 题七图 QH PCout I PC p-PCin PC 吃 I IIR iRin PCout P Ccmt
10、-ff 效衷示 数锯通路开通 第四章存储系统（复习） 一、本章的重点：主存的逻辑设计 1. 总容量：即字数X位数 2. 需要确定可供选用的存储芯片，即什么类型、型号的存储芯片: （1） 位扩展 （2） 字数（编址空间）扩展 3.总线: 地址总线 AB:高位（或较高位）地址译码产生若干不同片选信号选 择芯片；低位地址线直接送往各芯片，以选择片内的某个单元; 控制总线中的 R/W 总线（仅一条）：分别与每一组芯片连接，控制信 息的传输方向（CPU M 或 M CPU 数据总线 DB 分别与系统总线、每一组芯片连接，实现存储器与 CPU 之间信息的传输; 二、基本概念 1. 三级存储体系结构：分为“
11、高速缓冲存储器-主存-外存”三个层 次，每层作用; 2. 存储器分类：磁芯存储器 半导体存储器、磁表面存储器、光盘存 储器 3. 存取方式 （1）随机存取存储器（RAM： 只读存储器（ROM （3）顺序存取存储器（SAM (4)直接存取存储器(DAM 4. 半导体存储器是构成主存的单元。 ECL r (1) 静态存储器：是依靠双稳态触发器的两个稳定状态保存信息。 (2) 动态存储器：是依靠电容上的存储电荷暂存信息。 5.刷新、重写(再生) 集中刷新 刷新周期的方式千 分散刷新 异步刷新 最大刷新周期 2ms 刷新周期：2ms/行数 第四章存储系统(复习) 一、本章的重点：主存的逻辑设计 1.
12、总容量：即字数X位数 2. 需要确定可供选用的存储芯片，即什么类型、型号的存储芯片: (1) 位扩展 (2) 字数(编址空间)扩展 3.总线: 地址总线 AB:高位(或较高位)地址译码产生若干不同片选信号选 择芯片；低位地址线直接送往各芯片，以选择片内的某个单元; 双极型 Y TTL 半导体 Y SARM 广 存储器分类I MOS型 Y DRAM 特点：存取速度非常快，功耗大，集很低，如 cache :特点：速度快，功耗较低，集成度较高 :特点：速度较快，功耗很低，集成度很高 6. 控制总线中的 R/W 总线（仅一条）：分别与每一组芯片连接，控制信 息的传输方向（CPU M 或 M CPU 数
13、据总线 DB 分别与系统总线、每一组芯片连接，实现存储器与 CPU 之间信息的传输; 二、基本概念 1.三级存储体系结构：分为“高速缓冲存储器-主存-外存”三个层 次，每层作用; 2.存储器分类：磁芯存储器 半导体存储器、磁表面存储器、光盘存 储器 3. 存取方式 只读存储器（ROM 顺序存取存储器（SAM 直接存取存储器（DAM （1）静态存储器：是依靠双稳态触发器的两个稳定状态保存信息。 （2）动态存储器：是依靠电容上的存储电荷暂存信息。 5.刷新、重写（再生） (1) 随机存取存储器（RAMI： 4. 半导体存储器是构成主存的单元。 ECL 双极型 Y TTL 特点：存取速度非常快，功耗
14、大，集很低，如 cache 半导体 SARM :特点：速度快，功耗较低，集成度较高 存储器分类MOS型 Y DRAM :特点：速度较快，功耗很低，集成度很高 集中刷新 分散刷新 异步刷新 最大刷新周期 2ms 刷新周期：2ms/行数 第五章输入/输出系统（复习） 中断控制方式与接口（本章重点） 1.中断控制方式的定义、实质、特点、响应时机; 方式; 5. 中断接口的组成及每部分的功能。 基本概念 1.主机与外设的连接方式有哪几种，各有什么特点? 2.总线的定义，总线的分类方式? 3. 接口的定义，功能，分类方式? 4. 直接程序传送方式的定义，特点? 5. DMA 方式的定义、实质、特点、响应
15、时机; 6. DMA 的初始化有那几个阶段? 第六章 输入/输出设备及接口（复习） 6.3 显示设备及接口 6. 刷新周期的方式 V 2.中断向量、 中断向量表、向量地址；向量中断方式、非向量中断 3. 中断响应: IT 周期的流程; 4.中断处理: 单级中断、多重中断; 字符发生器 ROM 的容量 （1）行容量=1B （5 点W行容量W 8 点） =2B （9 点W行容量W 16 点） 1.字符显示方式（黑白显示器） （1） VRAM 存放信息：字符的 ASCII 编码; （2） VRAM 的容量（基本显示内容）：行X列，如：分辨率 25 行X 80 列; 2.图形显示方式（彩色显示器） （
16、1） VRAM 存放信息：图形的像素; （2） VRAM 的容量（基本显示内容）：（点X线）/8 ,如：分辨率 1024 线 X 768 点; 二.字符点阵图形: 显示过程 0 /7-.VRAM （独立显卡）：显示内容+属性内容 (2)字符发生器 ROM 的容量二行容量X行数 3访问字符发生器 ROM 中的字符点阵方式 高位地址编码访问 ROM 中的某一个字符点阵，低位地址编码访问 该字符点阵的某一行点阵代码。 4. 在屏幕上如何显示一排字符行 采用对一排的所有字符的点阵进行逐行依次扫描。 例如，某字符 行欲显示的字符是 ABC . T,当电子束扫描该字符行第一条光栅 T 各个字符的第一行点阵
17、代码，并在字符行第一条扫描线位置上显示 出这些字符的第一行点阵；然后再扫描下一条光栅，依次取出该排各 个字符的第二行代码，并在屏幕上扫出它们的第二行点阵。 三. 同步控制 不论字符显示还是图形显示，都要求行、场扫描和视频信号的发 送在时间上要完全同步，即当电子束扫描到某字符或某像点的位置 时，相应的视频信号必须同时输出。为此，在 CRT 显示器中设置了 几个计数器，对显示器的主频脉冲进行分频，产生各种时序信号来控 制对 VRAM的访问、对 CRT 的水平扫描和垂直扫描，以及视频信号 的产生等。 字符方式和图形方式下对计数器的设置是有区别的。 1字符显示的同步控制 四级：点计数、字符计数、线计数
18、、行计数; (1)点计数：字符区内的横向点数(即每个字符点阵横向点 +间 隔点）：1; 对一个字符的一行点计数。一次点计数循环访问一次 VRAM ROM （2）字符计数：每行显示的字符数个数：1 ； 对一帧的字符列计数；一次字符计数循环发一次水平同步信号； 字符 计数值提供 VRAMy 地址（低地址）。 （3）线计数：字符区内的线数（即每个字符点阵线数+间隔点）:1； 对一行字符的扫描线计数；线计数值提供 ROM 氐位地址。 时，显示电路根据各字符编码依次从字符发生器取出 A、B、C、 （4）行计数：每帧显示的字符行数：1. 一次行计数循环发一次垂直同步信号。行计数值提供VRAMf 地址（高 地址）。
