《数字电路基础(全部)》由会员分享，可在线阅读，更多相关《数字电路基础(全部)（451页珍藏版）》请在金锄头文库上搜索。
1、数字电路基础数字电路基础数字电路基础数字电路基础学习要点：学习要点： 二进制、二进制与十进制的相互转换 逻辑代数的公式与定理、逻辑函数化简 基本逻辑门电路的逻辑功能第第第第1 1章章章章 数字电子技术基础数字电子技术基础数字电子技术基础数字电子技术基础1.1 1.1 数字电子技术基础数字电子技术基础数字电子技术基础数字电子技术基础1.2 1.2 数制与编码数制与编码数制与编码数制与编码1.3 1.3 逻辑代数基础逻辑代数基础逻辑代数基础逻辑代数基础1.4 1.4 逻辑函数的化简逻辑函数的化简逻辑函数的化简逻辑函数的化简1.5 1.5 逻辑函数的表示方法及其相互转换逻辑函数的表示方法及其相互转换
2、逻辑函数的表示方法及其相互转换逻辑函数的表示方法及其相互转换1.6 1.6 门电路门电路门电路门电路退出退出退出退出1.1 数字电路概述数字电路概述1.1.1 1.1.1 数字信号与数字电路数字信号与数字电路数字信号与数字电路数字信号与数字电路1.1.2 1.1.2 数字电路的特点与分类数字电路的特点与分类数字电路的特点与分类数字电路的特点与分类退出退出退出退出1.1.1 数字信号与数字电路数字信号与数字电路模拟信号：在时间上和数值上连续的信号。数字信号：在时间上和数值上不连续的（即离散的）信号。uu模拟信号波形数字信号波形tt对模拟信号进行传输、处理的电子线路称为模拟电路。对数字信号进行传输
3、、处理的电子线路称为数字电路。1.1.2 数字电路的的特点与分类数字电路的的特点与分类（1 1）工作信号是二进制的数字信号，在时间上和）工作信号是二进制的数字信号，在时间上和数值上是离散的（不连续），反映在电路上就是数值上是离散的（不连续），反映在电路上就是低电平和高电平两种状态（即低电平和高电平两种状态（即0 0和和1 1两个逻辑值）。两个逻辑值）。（2 2）在数字电路中，研究的主要问题是电路的逻）在数字电路中，研究的主要问题是电路的逻辑功能，即输入信号的状态和输出信号的状态之辑功能，即输入信号的状态和输出信号的状态之间的关系。间的关系。 （3 3）对组成数字电路的元器件的精度要求不高，）对
4、组成数字电路的元器件的精度要求不高，只要在工作时能够可靠地区分只要在工作时能够可靠地区分0 0和和1 1两种状态即可。两种状态即可。1、数字电路的特点、数字电路的特点2、数字电路的分类、数字电路的分类（2）按所用器件制作工艺的不同：数字电路可分为双极型（TTL型）和单极型（MOS型）两类。（3）按照电路的结构和工作原理的不同：数字电路可分为组合逻辑电路和时序逻辑电路两类。组合逻辑电路没有记忆功能，其输出信号只与当时的输入信号有关，而与电路以前的状态无关。时序逻辑电路具有记忆功能，其输出信号不仅和当时的输入信号有关，而且与电路以前的状态有关。（1）按集成度分类：数字电路可分为小规模（SSI，每片
5、数十器件）、中规模（MSI，每片数百器件）、大规模（LSI，每片数千器件）和超大规模（VLSI，每片器件数目大于1万）数字集成电路。集成电路从应用的角度又可分为通用型和专用型两大类型。本节小结数字信号的数值相对于时间的变数字信号的数值相对于时间的变化过程是跳变的、间断性的。对数化过程是跳变的、间断性的。对数字信号进行传输、处理的电子线路字信号进行传输、处理的电子线路称为数字电路。模拟信号通过模数称为数字电路。模拟信号通过模数转换后变成数字信号，即可用数字转换后变成数字信号，即可用数字电路进行传输、处理。电路进行传输、处理。1. 2 数制与编码数制与编码1.2.1 1.2.1 数制数制数制数制1
6、.2.2 1.2.2 数制转换数制转换数制转换数制转换1.2.3 1.2.3 编码编码编码编码退出退出退出退出（1）进位制：表示数时，仅用一位数码往往不够用，必须用进位计数的方法组成多位数码。多位数码每一位的构成以及从低位到高位的进位规则称为进位计数制，简称进位制。1.2.1 数制数制（2）基 数：进位制的基数，就是在该进位制中可能用到的数码个数。（3） 位 权（位的权数）：在某一进位制的数中，每一位的大小都对应着该位上的数码乘上一个固定的数，这个固定的数就是这一位的权数。权数是一个幂。数码为：数码为：0 09 9；基数是；基数是1010。运算规律：逢十进一，即：运算规律：逢十进一，即：9 9
7、1 11010。十进制数的权展开式：十进制数的权展开式：1、十进制、十进制103、102、101、100称为十进制的权。各数位的权是10的幂。同样的数码在不同的数位上代表的数值不同。任意一个十进制数都可以表示为各个数位上的数码与其对应的权的乘积之和，称权展开式。即：(5555)105103 510251015100又如：(209.04)10 2102 0101910001014 1022、二进制、二进制数码为：数码为：0 0、1 1；基数是；基数是2 2。运算规律：逢二进一，即：运算规律：逢二进一，即：1 11 11010。二进制数的权展开式：二进制数的权展开式：如：如：(101.01)(10
8、1.01)2 2 12122 2 02021 112120 002021 11 21 22 2 (5.25)(5.25)1010加法规则：0+0=0，0+1=1，1+0=1，1+1=10乘法规则：0.0=0， 0.1=0 ，1.0=0，1.1=1运算运算规则规则各数位的权是的幂各数位的权是的幂二进制数只有0和1两个数码，它的每一位都可以用电子元件来实现，且运算规则简单，相应的运算电路也容易实现。数码为：数码为：0 07 7；基数是；基数是8 8。运算规律：逢八进一，即：运算规律：逢八进一，即：7 71 11010。八进制数的权展开式：八进制数的权展开式：如：如：(207.04)(207.04)
9、1010 28282 2 08081 178780 008081 14 84 82 2 (135.0625)(135.0625)10103、八进制、八进制4、十六进制、十六进制数码为：数码为：0 09 9、A AF F；基数是基数是1616。运算规律：逢十六进一，即：运算规律：逢十六进一，即：F F1 11010。十六进制数的权展开式：十六进制数的权展开式：如：如：(D8.A)(D8.A)2 2 131613161 1 8168160 010 1610 161 1(216.625)(216.625)1010各数位的权是各数位的权是8的幂的幂各数位的权是各数位的权是16的幂的幂结论结论一般地，N
10、进制需要用到N个数码，基数是N；运算规律为逢N进一。如果一个N进制数M包含位整数和位小数，即 (an-1 an-2 a1 a0 a1 a2 am)2则该数的权展开式为：(M)2 an-1Nn-1 an-2 Nn-2 a1N1 a0 N0a1 N-1a2 N-2 amN-m 由权展开式很容易将一个N进制数转换为十进制数。1.2.2 数制转换数制转换（1 1）二进制数转换为八进制数：）二进制数转换为八进制数： 将二进制数由小数点开始，将二进制数由小数点开始，整数部分向左，小数部分向右，每整数部分向左，小数部分向右，每3 3位分成一组，不够位分成一组，不够3 3位补位补零，则每组二进制数便是一位八进
11、制数。零，则每组二进制数便是一位八进制数。将N进制数按权展开，即可以转换为十进制数。1、二进制数与八进制数的相互转换、二进制数与八进制数的相互转换1 1 0 1 0 1 0 . 0 10 00 (152.2)8（2）八进制数转换为二进制数：将每位八进制数用3位二进制数表示。= 011 111 100 . 010 110(374.26)82、二进制数与十六进制数的相互转换、二进制数与十六进制数的相互转换1 1 1 0 1 0 1 0 0 . 0 1 10 0 00 (1E8.6)16= 1010 1111 0100 . 0111 0110(AF4.76)16 二进制数与十六进制数的相互转换，按照
12、每4位二进制数对应于一位十六进制数进行转换。3、十进制数转换为二进制数、十进制数转换为二进制数采用的方法 基数连除、连乘法原理：将整数部分和小数部分分别进行转换。 整数部分采用基数连除法，小数部分 采用基数连乘法。转换后再合并。整数部分采用基数连除法，先得到的余数为低位，后得到的余数为高位。小数部分采用基数连乘法，先得到的整数为高位，后得到的整数为低位。所以：(44.375)10(101100.011)2采用基数连除、连乘法，可将十进制数转换为任意的N进制数。 用一定位数的二进制数来表示十进制数码、字母、符号等信息称为编码。 用以表示十进制数码、字母、符号等信息的一定位数的二进制数称为代码。1
13、.2.3 编码编码 数字系统只能识别0和1，怎样才能表示更多的数码、符号、字母呢？用编码可以解决此问题。 二-十进制代码：用4位二进制数b3b2b1b0来表示十进制数中的 0 9 十个数码。简称BCD码。 2421码的权值依次为2、4、2、1；余3码由8421码加0011得到；格雷码是一种循环码，其特点是任何相邻的两个码字，仅有一位代码不同，其它位相同。 用四位自然二进制码中的前十个码字来表示十进制数码，因各位的权值依次为8、4、2、1，故称8421 BCD码。本节小结日常生活中使用十进制，但在计算机中基本日常生活中使用十进制，但在计算机中基本上使用二进制，有时也使用八进制或十六进制。上使用二
14、进制，有时也使用八进制或十六进制。利用权展开式可将任意进制数转换为十进制数。利用权展开式可将任意进制数转换为十进制数。将十进制数转换为其它进制数时，整数部分采将十进制数转换为其它进制数时，整数部分采用基数除法，小数部分采用基数乘法。利用用基数除法，小数部分采用基数乘法。利用1位位八进制数由八进制数由3位二进制数构成，位二进制数构成，1 1位十六进制数位十六进制数由由4位二进制数构成，可以实现二进制数与八进位二进制数构成，可以实现二进制数与八进制数以及二进制数与十六进制数之间的相互转制数以及二进制数与十六进制数之间的相互转换。换。二二进进制制代代码码不不仅仅可可以以表表示示数数值值，而而且且可可
15、以以表表示示符符号号及及文文字字，使使信信息息交交换换灵灵活活方方便便。BCD码码是是用用4位位二二进进制制代代码码代代表表1 1位位十十进进制制数数的的编编码码，有多种有多种BCD码形式，最常用的是码形式，最常用的是8421 BCD码。码。1.3 1.3 逻辑代数基础逻辑代数基础1.3.1 1.3.1 逻辑代数的基本概念逻辑代数的基本概念逻辑代数的基本概念逻辑代数的基本概念1.3.2 1.3.2 逻辑代数的公式、定理和规则逻辑代数的公式、定理和规则逻辑代数的公式、定理和规则逻辑代数的公式、定理和规则1.3.3 1.3.3 逻辑函数的表达式逻辑函数的表达式逻辑函数的表达式逻辑函数的表达式退出退
16、出退出退出事物往往存在两种对立的状态，在逻辑代数中可以抽象地表示为 0 和 1 ，称为逻辑0状态和逻辑1状态。逻辑代数是按一定的逻辑关系进行运算的代数，是分析和设计数字电路的数学工具。在逻辑代数，只有和两种逻辑值，有与、或、非与、或、非与、或、非与、或、非三种基本逻辑运算，还有与或、与或、与或、与或、与非、与或非、异或与非、与或非、异或与非、与或非、异或与非、与或非、异或几种导出逻辑运算。逻辑代数中的变量称为逻辑变量，用大写字母表示。逻辑变量的取值只有两种，即逻辑0和逻辑1，0 和 1 称为逻辑常量，并不表示数量的大小，而是表示两种对立的逻辑状态。逻辑是指事物的因果关系，或者说条件和结果的关系
17、，这些因果关系可以用逻辑运算来表示，也就是用逻辑代数来描述。1.3.1 基本逻辑运算基本逻辑运算1 1、与逻辑（与运算）、与逻辑（与运算）与逻辑的定义：仅当决定事件（Y）发生的所有条件（A，B，C，）均满足时，事件（Y）才能发生。表达式为：开关A，B串联控制灯泡Y两个开关必须同时接通，两个开关必须同时接通，灯才亮。逻辑表达式为：灯才亮。逻辑表达式为：A、B都断开，灯不亮。都断开，灯不亮。A断开、断开、B接通，灯不亮。接通，灯不亮。A接通、接通、B断开，灯不亮。断开，灯不亮。A、B都接通，灯亮。都接通，灯亮。这种把所有可能的条件组合及其对应结果一一列出来的表格叫做真值表。将开关接通记作1，断开记
18、作0；灯亮记作1，灯灭记作0。可以作出如下表格来描述与逻辑关系：功能表功能表实现与逻辑的电路称为与门。与门的逻辑符号：真真值值表表逻辑符号逻辑符号2 2、或逻辑（或运算）、或逻辑（或运算）或逻辑的定义：当决定事件（Y）发生的各种条件（A，B，C，)中，只要有一个或多个条件具备，事件（Y）就发生。表达式为：开关A，B并联控制灯泡Y两个开关只要有一个接通，两个开关只要有一个接通，灯就会亮。逻辑表达式为：灯就会亮。逻辑表达式为：+A、B都断开，灯不亮。都断开，灯不亮。A断开、断开、B接通，灯亮。接通，灯亮。A接通、接通、B断开，灯亮。断开，灯亮。A、B都接通，灯亮。都接通，灯亮。实现或逻辑的电路称为
19、或门。或门的逻辑符号：Y=A+B真值表真值表功能表功能表逻辑符号逻辑符号3 3、非逻辑（非运算）、非逻辑（非运算）非逻辑指的是逻辑的否定。当决定事件（Y）发生的条件（A）满足时，事件不发生；条件不满足，事件反而发生。表达式为：开关A控制灯泡Y实现非逻辑的电路称为非门。非门的逻辑符号：Y=AA断开，灯亮。断开，灯亮。A接通，灯灭。接通，灯灭。真真值值表表功功能能表表逻辑符号逻辑符号4 4、常用的逻辑运算、常用的逻辑运算（1）与非运算：逻辑表达式为：（2）或非运算：逻辑表达式为：（3）异或运算：逻辑表达式为：（4） 与或非运算：逻辑表达式为：5 5、逻辑函数及其相等概念、逻辑函数及其相等概念（1）
20、逻辑表达式：由逻辑变量和与、或、非3种运算符连接起来所构成的式子。在逻辑表达式中，等式右边的字母A、B、C、D等称为输入逻辑变量，等式左边的字母Y称为输出逻辑变量，字母上面没有非运算符的叫做原变量，有非运算符的叫做反变量。（2）逻辑函数：如果对应于输入逻辑变量A、B、C、的每一组确定值，输出逻辑变量Y就有唯一确定的值，则称Y是A、B、C、的逻辑函数。记为注意注意注意注意：与普通代数不同的是，在逻辑代数中，不管是变量还是函数，其取值都只能是0或1，并且这里的0和1只表示两种不同的状态，没有数量的含义。（3）逻辑函数相等的概念：设有两个逻辑函数它们的变量都是A、B、C、，如果对应于变量A、B、C、
21、的任何一组变量取值，Y1和Y2的值都相同，则称Y1和Y2是相等的，记为Y1=Y2。若两个逻辑函数相等，则它们的真值表一定相同；反之，若两个函数的真值表完全相同，则这两个函数一定相等。因此，要证明两个逻辑函数是否相等，只要分别列出它们的真值表，看看它们的真值表是否相同即可。证明等式：1.3.2 逻辑代数的公式、定理和规则逻辑代数的公式、定理和规则1 1、逻辑代数的公式和定理逻辑代数的公式和定理（1）常量之间的关系（2）基本公式分别令分别令A=0及及A=1代入这些代入这些公式，即可证公式，即可证明它们的正确明它们的正确性。性。（3）基本定理利用真值表很容易证利用真值表很容易证明这些公式的正确性。明
22、这些公式的正确性。如证明如证明AB=BA：(A+B)(A+C)=AA+AB+AC+BC分配率分配率A(B+C)=AB+ACA(B+C)=AB+AC=A+AB+AC+BC等幂率等幂率AA=AAA=A=A(1+B+C)+BC分配率分配率A(B+C)=AB+ACA(B+C)=AB+AC=A+BC0-10-1率率A+1=1A+1=1证明分配率：A+BA=(A+B)(A+C)证明：证明：（4）常用公式分配率分配率A+BC=(A+B)(A+C)A+BC=(A+B)(A+C)互补率互补率A+A=1A+A=10-10-1率率A A1=11=1互补率互补率A+A=1A+A=1分配率分配率A(B+C)=AB+AC
23、A(B+C)=AB+AC0-10-1率率A+1=1A+1=1例如，已知等式 ，用函数Y=AC代替等式中的A，根据代入规则，等式仍然成立，即有：2 2、逻辑代数运算的基本规则逻辑代数运算的基本规则（1）代入规则：任何一个含有变量A的等式，如果将所有出现A的位置都用同一个逻辑函数代替，则等式仍然成立。这个规则称为代入规则。（2）反演规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“”换成“”，“”换成“”，“0”换成“1”，“1”换成“0”，原原原原变变变变量量量量换换换换成成成成反反反反变变变变量量量量，反反反反变变变变量量量量换换换换成成成成原原原原变变变变量量量量，那么所得到的表达式就是
24、函数Y的反函数Y（或称补函数）。这个规则称为反演规则。例如：（3）对偶规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“”换成“”，“”换成“”，“0”换成“1”，“1”换成“0”，而变变变变量量量量保保保保持持持持不不不不变变变变，则可得到的一个新的函数表达式Y，Y称为函Y的对偶函数。这个规则称为对偶规则。例如：对偶规则的意义在于：如果两个函数相等，则它们的对偶函数也相等。利用对偶规则,可以使要证明及要记忆的公式数目减少一半。例如：注意注意注意注意：在运用反演规则和对偶规则时，必须按照逻辑运算的优先顺序进行：先算括号，接着与运算，然后或运算，最后非运算，否则容易出错。1.3.3 逻辑函数
25、的表达式逻辑函数的表达式一个逻辑函数的表达式可以有与或表达式、或与表达式、与非-与非表达式、或非-或非表达式、与或非表达式5种表示形式。一种形式的函数表达式相应于一种逻辑电路。尽管一个逻辑函数表达式的各种表示形式不同，但逻辑功能是相同的。1 1、逻辑函数的最小项及其性质逻辑函数的最小项及其性质（1）最小项：如果一个函数的某个乘积项包含了函数的全部变量，其中每个变量都以原变量或反变量的形式出现，且仅出现一次，则这个乘积项称为该函数的一个标准积项，通常称为最小项。3个变量A、B、C可组成8个最小项：（2）最小项的表示方法：通常用符号mi来表示最小项。下标i的确定：把最小项中的原变量记为1，反变量记
26、为0，当变量顺序确定后，可以按顺序排列成一个二进制数，则与这个二进制数相对应的十进制数，就是这个最小项的下标i。3个变量A、B、C的8个最小项可以分别表示为：（3）最小项的性质：任意一个最小项，只有一组变量取值使其值为1。全部最小项的和必为1。ABCABC任意两个不同的最小项的乘积必为0。2 2、逻辑函数的最小项表达式逻辑函数的最小项表达式任何一个逻辑函数都可以表示成唯一的一组最小项之和，称为标准与或表达式，也称为最小项表达式对于不是最小项表达式的与或表达式，可利用公式AA1 和A(B+C)ABBC来配项展开成最小项表达式。如果列出了函数的真值表，则只要将函数值为1的那些最小项相加，便是函数的
27、最小项表达式。m1ABCm5ABCm3ABCm1ABC将真值表中函数值为0的那些最小项相加，便可得到反函数的最小项表达式。本节小结逻辑代数是分析和设计数字电路的重逻辑代数是分析和设计数字电路的重要工具。利用逻辑代数，可以把实际逻辑要工具。利用逻辑代数，可以把实际逻辑问题抽象为逻辑函数来描述，并且可以用问题抽象为逻辑函数来描述，并且可以用逻辑运算的方法，解决逻辑电路的分析和逻辑运算的方法，解决逻辑电路的分析和设计问题。设计问题。与与、或或、非非是是3 3种种基基本本逻逻辑辑关关系系，也也是是3 3种种基基本本逻逻辑辑运运算算。与与非非、或或非非、与与或或非非、异异或或则则是是由由与与、或或、非非
28、3 3种种基基本本逻逻辑辑运算复合而成的运算复合而成的4 4种常用逻辑运算。种常用逻辑运算。逻逻辑辑代代数数的的公公式式和和定定理理是是推推演演、变变换换及化简逻辑函数的依据。及化简逻辑函数的依据。1.4 1.4 逻辑函数的化简逻辑函数的化简1.4.1 1.4.1 逻辑函数的最简表达式逻辑函数的最简表达式逻辑函数的最简表达式逻辑函数的最简表达式1.4.2 1.4.2 逻辑函数的公式化简法逻辑函数的公式化简法逻辑函数的公式化简法逻辑函数的公式化简法1.4.3 1.4.3 逻辑函数的图形化简法逻辑函数的图形化简法逻辑函数的图形化简法逻辑函数的图形化简法1.4.4 1.4.4 含随意项的逻辑函数的化
29、简含随意项的逻辑函数的化简含随意项的逻辑函数的化简含随意项的逻辑函数的化简退出退出退出退出逻辑函数化简的意义：逻辑表达式越简单，实现它的电路越简单，电路工作越稳定可靠。1.4.1 逻辑函数的最简表达式逻辑函数的最简表达式1 1、最简与或表达式最简与或表达式乘积项最少、并且每个乘积项中的变量也最少的与或表达式。最简与或表达式最简与或表达式2 2、最简与非最简与非-与非表达式与非表达式非号最少、并且每个非号下面乘积项中的变量也最少的与非-与非表达式。在最简与或表达式的基础上两次取反用摩根定律去掉下面的非号3 3、最简或与表达式最简或与表达式括号最少、并且每个括号内相加的变量也最少的或与表达式。求出
30、反函数的最简与或表达式利用反演规则写出函数的最简或与表达式4 4、最简或非最简或非-或非表达式或非表达式非号最少、并且每个非号下面相加的变量也最少的或非-或非表达式。求最简或非-或非表达式两次取反、最简与或非表达式最简与或非表达式非号下面相加的乘积项最少、并且每个乘积项中相乘的变量也最少的与或非表达式。求最简或非-或非表达式用摩根定律去掉下面的非号用摩根定律去掉大非号下面的非号1.4.2 逻辑函数的公式化简法逻辑函数的公式化简法1 1、并项法、并项法逻辑函数的公式化简法就是运用逻辑代数的基本公式、定理和规则来化简逻辑函数。利用公式1，将两项合并为一项，并消去一个变量。若两个乘积项中分别包含同一
31、个因子的原变量和反变量，而其他因子都相同时，则这两项可以合并成一项，并消去互为反变量的因子。运用摩根定律运用分配律运用分配律2 2、吸收法、吸收法如果乘积项是另外一个乘积项的因子，则这另外一个乘积项是多余的。运用摩根定律（）利用公式，消去多余的项。（）利用公式，消去多余的变量。如果一个乘积项的反是另一个乘积项的因子，则这个因子是多余的。、配项法、配项法（）利用公式（），为某一项配上其所缺的变量，以便用其它方法进行化简。（）利用公式，为某项配上其所能合并的项。、消去冗余项法、消去冗余项法利用冗余律，将冗余项消去。例：化简函数解：先求出Y的对偶函数Y，并对其进行化简。求Y的对偶函数，便得的最简或与
32、表达式。1.4.3 逻辑函数的图形化简法逻辑函数的图形化简法1 1、卡诺图的构成、卡诺图的构成逻辑函数的图形化简法是将逻辑函数用卡诺图来表示，利用卡诺图来化简逻辑函数。将逻辑函数真值表中的最小项重新排列成矩阵形式，并且使矩阵的横方向和纵方向的逻辑变量的取值按照格雷码的顺序排列矩阵的横方向和纵方向的逻辑变量的取值按照格雷码的顺序排列，这样构成的图形就是卡诺图。卡诺图的特点是任意两个相邻的最小项在图中也是相邻的。（相邻项是指两个最小项只有一个因子互为反变量，其余因子均相同，又称为逻辑相邻项） 。每个2变量的最小项有两个最小项与它相邻每个3变量的最小项有3个最小项与它相邻每个4变量的最小项有4个最小
33、项与它相邻最左列的最小项与最右列的相应最小项也是相邻的最上面一行的最小项与最下面一行的相应最小项也是相邻的两个相邻最小项可以合并消去一个变量逻辑函数化简的实质就是相邻最小项的合并2 2、逻辑函数在卡诺图中的表示、逻辑函数在卡诺图中的表示（1）逻辑函数是以真值表或者以最小项表达式给出：在卡诺图上那些与给定逻辑函数的最小项相对应的方格内填入1，其余的方格内填入0。m1m3m4m6m7m11m14m15（2）逻辑函数以一般的逻辑表达式给出：先将函数变换为与或表达式（不必变换为最小项之和的形式），然后在卡诺图上与每一个乘积项所包含的那些最小项（该乘积项就是这些最小项的公因子）相对应的方格内填入1，其余
34、的方格内填入0。变换为与或表达式的公因子的公因子说明：如果求得了函数的反函数，则对中所包含的各个最小项，在卡诺图相应方格内填入0，其余方格内填入1。3 3、卡诺图的性质、卡诺图的性质（1）任何两个（21个）标1的相邻最小项，可以合并为一项，并消去一个变量（消去互为反变量的因子，保留公因子）。（2）任何4个（22个）标1的相邻最小项，可以合并为一项，并消去2个变量。（3）任何8个（23个）标1的相邻最小项，可以合并为一项，并消去3个变量。小小结结：相相邻邻最最小小项项的的数数目目必必须须为为个个才才能能合合并并为为一一项项，并并消消去去个个变变量量。包包含含的的最最小小项项数数目目越越多多，即即
35、由由这这些些最最小小项项所所形形成成的的圈圈越越大大，消消去去的的变变量量也也就就越越多多，从从而而所所得得到到的的逻逻辑辑表表达达式式就就越越简简单单。这这就就是是利利用用卡卡诺诺图图化化简简逻逻辑辑函函数数的的基基本本原原理理。4 4、图形法化简的基本步骤、图形法化简的基本步骤逻辑表达式逻辑表达式或真值表或真值表卡诺图卡诺图 1 1 合并最小项合并最小项圈越大越好，但每个圈中标的方格数目必须为个。同一个方格可同时画在几个圈内，但每个圈都要有新的方格，否则它就是多余的。不能漏掉任何一个标的方格。最简与或表达式最简与或表达式冗余项 2 2 3 3 将代表每个圈的乘积项相加两点说明： 在有些情况
36、下，最小项的圈法不只一种，得到的各个乘积项组成的与或表达式各不相同，哪个是最简的，要经过比较、检查才能确定。不是最简最简 在有些情况下，不同圈法得到的与或表达式都是最简形式。即一个函数的最简与或表达式不是唯一的。1.4.4 含随意项的逻辑函数的化简含随意项的逻辑函数的化简随意项随意项：函数可以随意取值（可以为0，也可以为1）或不会出现的变量取值所对应的最小项称为随意项，也叫做约束项或无关项。1 1、含随意项的逻辑函数含随意项的逻辑函数例如：判断一位十进制数是否为偶数。不会出现不会出现不会出现不会出现不会出现不会出现不会出现不会出现不会出现不会出现不会出现不会出现 说说 明明 1 1 1 1 1
37、 1 1 10 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 01 1 0 1 1 0 1 1 0 0 1 1 0 1 1 0 1 10 0 0 1 0 0 1 0 1 1 1 1 0 1 1 0 0 01 1 0 1 0 0 1 0 0 0 1 0 1 1 0 1 1 10 0 0 0 1 0 0 1 1 1 1 0 1 1 0 1 0 01 1 0 0 1 0 0 1 0 00 0 1 0 0 1 0 0 1 10 0 0 0 0 0 0 0 1 11 1 1 0 0 1 0 0 0 01 1 0 0 0 0 0 0 0 0Y Y A B C D A B C DY Y A
38、 B C D A B C D输入变量A，B，C，D取值为00001001时，逻辑函数Y有确定的值，根据题意，偶数时为1，奇数时为0。A，B，C，D取值为1010 1111的情况不会出现或不允许出现，对应的最小项属于随意项。用符号“”、“”或“d”表示。随意项之和构成的逻辑表达式叫做 随意条件或约束条件，用一个值恒为 0 的条件等式表示。含有随意条件的逻辑函数可以表示成如下形式：2 2、含随意项的逻辑函数的化简含随意项的逻辑函数的化简在逻辑函数的化简中，充分利用随意项可以得到更加简单的逻辑表达式，因而其相应的逻辑电路也更简单。在化简过程中，随意项的取值可视具体情况取0或取1。具体地讲，如果随意项
39、对化简有利，则取1；如果随意项对化简不利，则取0。不利用随意项的化简结果为：利用随意项的化简结果为：3 3、变量互相排斥的逻辑函数的化简变量互相排斥的逻辑函数的化简在一组变量中，如果只要有一个变量取值为1，则其它变量的值就一定为0，具有这种制约关系的变量叫做互相排斥的变量。变量互相排斥的逻辑函数也是一种含有随意项的逻辑函数。简化真值表本节小结逻逻辑辑函函数数的的化化简简有有公公式式法法和和图图形形法法等等。公公式式法法是是利利用用逻逻辑辑代代数数的的公公式式、定定理理和和规规则则来来对对逻逻辑辑函函数数化化简简，这这种种方方法法适适用用于于各各种种复复杂杂的的逻逻辑辑函函数数，但但需需要要熟熟
40、练练地地运运用用公公式式和和定定理理，且且具具有有一一定定的的运运算算技技巧巧。图图形形法法就就是是利利用用函函数数的的卡卡诺诺图图来来对对逻逻辑辑函函数数化化简简，这这种种方方法法简简单单直直观观，容容易易掌掌握握，但但变变量量太太多多时时卡卡诺诺图图太太复复杂杂，图图形形法法已已不不适适用用。在在对对逻逻辑辑函函数数化化简简时时，充充分分利利用用随随意意项可以得到十分简单的结果。项可以得到十分简单的结果。1.5 1.5 逻辑函数的表示逻辑函数的表示方法及其相互转换方法及其相互转换1.5.1 1.5.1 逻辑函数的表示方法逻辑函数的表示方法逻辑函数的表示方法逻辑函数的表示方法1.5.2 1.
41、5.2 逻辑函数表示方法之间的转换逻辑函数表示方法之间的转换逻辑函数表示方法之间的转换逻辑函数表示方法之间的转换退出退出退出退出1.5.1 逻辑函数的表示方法逻辑函数的表示方法1 1、真值表真值表真值表：是由变量的所有可能取值组合及其对应的函数值所构成的表格。真值表列写方法：每一个变量均有0、1两种取值，n个变量共有2i种不同的取值，将这2i种不同的取值按顺序（一般按二进制递增规律）排列起来，同时在相应位置上填入函数的值，便可得到逻辑函数的真值表。例如：当A=B=1、或则B=C=1时，函数Y=1；否则Y=0。2 2、逻辑表达式逻辑表达式逻辑表达式：是由逻辑变量和与、或、非3种运算符连接起来所构
42、成的式子。函数的标准与或表达式的列写方法：将函数的真值表中那些使函数值为1的最小项相加，便得到函数的标准与或表达式。3 3、卡诺图卡诺图卡诺图：是由表示变量的所有可能取值组合的小方格所构成的图形。逻辑函数卡诺图的填写方法：在那些使函数值为1的变量取值组合所对应的小方格内填入1，其余的方格内填入0，便得到该函数的卡诺图。4 4、逻辑图逻辑图逻辑图：是由表示逻辑运算的逻辑符号所构成的图形。、波形、波形图图波形图：是由输入变量的所有可能取值组合的高、低电平及其对应的输出函数值的高、低电平所构成的图形。1.5.2 逻辑函数表示方法之间的转换逻辑函数表示方法之间的转换1 1、由真值表到、由真值表到逻辑图
43、的转换逻辑图的转换真值表真值表逻辑表逻辑表达式或达式或卡诺图卡诺图 1 1 最简与或最简与或表达式表达式化简 2 或 2 &画逻辑图画逻辑图 3 &1ABCA最简与或最简与或表达式表达式&CBBAACABACYACBBAACY&ABCABAC若用与非门实若用与非门实现，将最简与现，将最简与或表达式变换或表达式变换乘最简与非乘最简与非-与非表达式与非表达式 3 2 2、由、由逻辑图逻辑图到真值表到真值表的转换的转换逻辑图逻辑图逻辑表逻辑表达式达式 1 1 最简与或最简与或表达式表达式化简 2 &A1CBBAACY11 2 从输入到输出逐级写出最简与或最简与或表达式表达式 3 真值表真值表 3 本
44、节小结逻逻辑辑函函数数可可用用真真值值表表、逻逻辑辑表表达达式式、卡卡诺诺图图、逻逻辑辑图图和和波波形形图图5 5种种方方式式表表示示，它它们们各各具具特特点点，但但本本质质相相通通，可可以以互互相相转换。转换。对对于于一一个个具具体体的的逻逻辑辑函函数数，究究竟竟采采用哪种表示方式应视实际需要而定。用哪种表示方式应视实际需要而定。在在使使用用时时应应充充分分利利用用每每一一种种表表示示方方式式的的优优点点。由由于于由由真真值值表表到到逻逻辑辑图图和和由由逻逻辑辑图图到到真真值值表表的的转转换换，直直接接涉涉及及到到数数字字电电路路的的分分析析和和设设计计问问题题，因因此此显显得得更更为重要。
45、为重要。1.6 1.6 门电路门电路1.6.1 1.6.1 半导体器件的开关特性半导体器件的开关特性半导体器件的开关特性半导体器件的开关特性1.6.2 1.6.2 分立元件门电路分立元件门电路分立元件门电路分立元件门电路1.6.3 TTL1.6.3 TTL集成门电路集成门电路集成门电路集成门电路1.6.4 CMOS1.6.4 CMOS集成门电路集成门电路集成门电路集成门电路退出退出退出退出获得高、低电平的基本方法：利用半导体开关元件的导通、截止（即开、关）两种工作状态。逻辑0和1： 电子电路中用高、低电平来表示。1.6.1 半导体器件的开关特性半导体器件的开关特性1 1、二极管的开关特性二极管
46、的开关特性逻辑门电路：用以实现基本和常用逻辑运算的电子电路。简称门电路。基本和常用门电路有与门、或门、非门（反相器）、与非门、或非门、与或非门和异或门等。二极管符号：正极负极uD uououi0V时，二极管截止，如同开关断开，uo0V。ui5V时，二极管导通，如同0.7V的电压源，uo4.3V。二极管的反向恢复时间限制了二极管的开关速度。Ui0.5V时，二极管导通。2 2、三、三极管的开关特性极管的开关特性RbRc+VCCbce截止状态饱和状态iBIBSui=UIL0.5Vuo=+VCCui=UIHuo=0.3VRbRc+VCCbce0.7V0.3V饱和区截止区放大区ui=0.3V时，因为uB
47、E0.5V，iB=0，三极管工作在截止状态，ic=0。因为ic=0，所以输出电压：ui=1V时，三极管导通，基极电流：因为0iBIBS，三极管工作在饱和状态。输出电压：uoUCES0.3V3 3、场效应、场效应管的开关特性管的开关特性工作原理电路转移特性曲线输出特性曲线uiuiGDSRD+VDDGDSRD+VDDGDSRD+VDD截止状态uiUTuo01.6.2 分立元件门电路分立元件门电路1 1、二极管与门二极管与门Y=AB2 2、二极管或门二极管或门Y=A+B3 3、三极管非门三极管非门uA0V时，三极管截止，iB0，iC0，输出电压uYVCC5VuA5V时，三极管导通。基极电流为：iBI
48、BS，三极管工作在饱和状态。输出电压uYUCES0.3V。三极管临界饱和时的基极电流为：当uA0V时，由于uGSuA0V，小于开启电压UT，所以MOS管截止。输出电压为uYVDD10V。当uA10V时，由于uGSuA10V，大于开启电压UT，所以MOS管导通，且工作在可变电阻区，导通电阻很小，只有几百欧姆。输出电压为uY0V。1.6.3 TTL集成门电路集成门电路1 1、TTL与非门与非门输入信号不全为1：如uA=0.3V， uB=3.6V3.6V0.3V1V则uB1=0.3+0.7=1V，T2、T5截止，T3、T4导通忽略iB3，输出端的电位为：输出Y为高电平。uY50.70.73.6V3.
49、6V3.6V输入信号全为1：如uA=uB=3.6V2.1V则uB1=2.1V，T2、T5导通，T3、T4截止输出端的电位为： uY=UCES0.3V输出Y为低电平。功能表功能表真值表真值表逻辑表达式逻辑表达式输入有低，输出为高；输入有低，输出为高；输入全高，输出为低。输入全高，输出为低。74LS00内含4个2输入与非门，74LS20内含2个4输入与非门。2 2、TTL非门、或非门、与或非门、与门、或门及异或门非门、或非门、与或非门、与门、或门及异或门A=0时，T2、T5截止，T3、T4导通，Y=1。A=1时，T2、T5导通，T3、T4截止，Y=0。TTL非门A、B中只要有一个为1，即高电平，如
50、A1，则iB1就会经过T1集电结流入T2基极，使T2、T5饱和导通，输出为低电平，即Y0。AB0时，iB1、iB1均分别流入T1、T1发射极，使T2、T2、T5均截止，T3、T4导通，输出为高电平，即Y1。TTL或非门A和B都为高电平（T2导通）、或C和D都为高电平（T2导通）时，T5饱和导通、T4截止，输出Y=0。A和B不全为高电平、并且C和D也不全为高电平（T2和T2同时截止）时，T5截止、T4饱和导通，输出Y=1。TTL与或非门与门Y=AB=AB或门Y=A+B=A+B异或门3 3、OC门及门及TSL门门问题的提出：为解决一般TTL与非门不能线与而设计的。A、B不全为1时，uB1=1V，T
51、2、T3截止，Y=1。接入外接电阻R后：A、B全为1时，uB1=2.1V，T2、T3饱和导通，Y=0。外接电阻R的取值范围为：OC门TSL门E0时，二极管D导通，T1基极和T2基极均被钳制在低电平，因而T2T5均截止，输出端开路，电路处于高阻状态。结论：电路的输出有高阻态、高电平和低电平3种状态。E1时，二极管D截止，TSL门的输出状态完全取决于输入信号A的状态，电路输出与输入的逻辑关系和一般反相器相同，即：Y=A，A0时Y1，为高电平；A1时Y0，为低电平。TSL门的应用：作多路开关：E=0时，门G1使能，G2禁止，Y=A；E=1时，门G2使能，G1禁止，Y=B。信号双向传输：E=0时信号向
52、右传送，B=A；E=1时信号向左传送，A=B 。构成数据总线：让各门的控制端轮流处于低电平，即任何时刻只让一个TSL门处于工作状态，而其余TSL门均处于高阻状态，这样总线就会轮流接受各TSL门的输出。4 4、TTL系列集成电路及主要参数系列集成电路及主要参数TTL系列集成电路74：标准系列，前面介绍的TTL门电路都属于74系列，其典型电路与非门的平均传输时间tpd10ns，平均功耗P10mW。74H：高速系列，是在74系列基础上改进得到的，其典型电路与非门的平均传输时间tpd6ns，平均功耗P22mW。74S：肖特基系列，是在74H系列基础上改进得到的，其典型电路与非门的平均传输时间tpd3n
53、s，平均功耗P19mW。74LS：低功耗肖特基系列，是在74S系列基础上改进得到的，其典型电路与非门的平均传输时间tpd9ns，平均功耗P2mW。74LS系列产品具有最佳的综合性能，是TTL集成电路的主流，是应用最广的系列。TTL与非门主要参数（1）输出高电平UOH：TTL与非门的一个或几个输入为低电平时的输出电平。产品规范值UOH2.4V，标准高电平USH2.4V。（2）高电平输出电流IOH：输出为高电平时，提供给外接负载的最大输出电流，超过此值会使输出高电平下降。IOH表示电路的拉电流负载能力。（3）输出低电平UOL：TTL与非门的输入全为高电平时的输出电平。产品规范值UOL0.4V，标准
54、低电平USL0.4V。（4）低电平输出电流IOL：输出为低电平时，外接负载的最大输出电流，超过此值会使输出低电平上升。IOL表示电路的灌电流负载能力。（5）扇出系数NO：指一个门电路能带同类门的最大数目，它表示门电路的带负载能力。一般TTL门电路NO8，功率驱动门的NO可达25。（6）最大工作频率fmax：超过此频率电路就不能正常工作。（7）输入开门电平UON：是在额定负载下使与非门的输出电平达到标准低电平USL的输入电平。它表示使与非门开通的最小输入电平。一般TTL门电路的UON1.8V。（8）输入关门电平UOFF：使与非门的输出电平达到标准高电平USH的输入电平。它表示使与非门关断所需的最
55、大输入电平。一般TTL门电路的UOFF0.8V。（9）高电平输入电流IIH：输入为高电平时的输入电流，也即当前级输出为高电平时，本级输入电路造成的前级拉电流。（10）低电平输入电流IIL：输入为低电平时的输出电流，也即当前级输出为低电平时，本级输入电路造成的前级灌电流。（11）平均传输时间tpd：信号通过与非门时所需的平均延迟时间。在工作频率较高的数字电路中，信号经过多级传输后造成的时间延迟，会影响电路的逻辑功能。（12）空载功耗：与非门空载时电源总电流ICC与电源电压VCC的乘积。1.6.3 CMOS集成门电路集成门电路1 1、CMOS非门非门（1）uA0V时，TN截止，TP导通。输出电压u
56、YVDD10V。（2）uA10V时，TN导通，TP截止。输出电压uY0V。2 2、CMOS与非门、或非门、与门、或门、与或非门和异或门与非门、或非门、与门、或门、与或非门和异或门CMOS与非门A、B当中有一个或全为低电平时，TN1、TN2中有一个或全部截止，TP1、TP2中有一个或全部导通，输出Y为高电平。只有当输入A、B全为高电平时，TN1和TN2才会都导通，TP1和TP2才会都截止，输出Y才会为低电平。CMOS或非门只要输入A、B当中有一个或全为高电平，TP1、TP2中有一个或全部截止，TN1、TN2中有一个或全部导通，输出Y为低电平。只有当A、B全为低电平时，TP1和TP2才会都导通，T
57、N1和TN2才会都截止，输出Y才会为高电平。与门Y=AB=AB或门Y=A+B=A+BCMOS与或非门CMOS异或门3 3、CMOS OD门、门、TSL门及传输门门及传输门CMOS OD门CMOS TSL门E=1时，TP2、TN2均截止，Y与地和电源都断开了，输出端呈现为高阻态。E=0时，TP2、TN2均导通，TP1、TN1构成反相器。可见电路的输出有高阻态、高电平和低电平3种状态，是一种三态门。CMOS 传输门C0、 ，即C端为低电平（0V）、 端为高电平（VDD）时， TN和TP都不具备开启条件而截止，输入和输出之间相当于开关断开一样。C1、 ，即C端为高电平（VDD）、 端为低电平（0V）
58、时，TN和TP都具备了导通条件，输入和输出之间相当于开关接通一样，uoui。4 4、CMOS数字电路的特点及使用时的注意事项数字电路的特点及使用时的注意事项（1）CMOS电路的工作速度比TTL电路的低。（2）CMOS带负载的能力比TTL电路强。（3）CMOS电路的电源电压允许范围较大，约在318V，抗干扰能力比TTL电路强。（4）CMOS电路的功耗比TTL电路小得多。门电路的功耗只有几个W，中规模集成电路的功耗也不会超过100W。（5）CMOS集成电路的集成度比TTL电路高。（6）CMOS电路适合于特殊环境下工作。（7）CMOS电路容易受静电感应而击穿，在使用和存放时应注意静电屏蔽，焊接时电烙
59、铁应接地良好，尤其是CMOS电路多余不用的输入端不能悬空，应根据需要接地或接高电平。CMOS数字电路的特点使用集成电路时的注意事项（1）对于各种集成电路，使用时一定要在推荐的工作条件范围内，否则将导致性能下降或损坏器件。（2）数字集成电路中多余的输入端在不改变逻辑关系的前提下可以并联起来使用，也可根据逻辑关系的要求接地或接高电平。TTL电路多余的输入端悬空表示输入为高电平；但CMOS电路，多余的输入端不允许悬空，否则电路将不能正常工作。（3）TTL电路和CMOS电路之间一般不能直接连接，而需利用接口电路进行电平转换或电流变换才可进行连接，使前级器件的输出电平及电流满足后级器件对输入电平及电流的
60、要求，并不得对器件造成损害。利用半导体器件的开关特性，可以构成与门、或门、利用半导体器件的开关特性，可以构成与门、或门、非门、与非门、或非门、与或非门、异或门等各种逻辑门电非门、与非门、或非门、与或非门、异或门等各种逻辑门电路，也可以构成在电路结构和特性两方面都别具特色的三态路，也可以构成在电路结构和特性两方面都别具特色的三态门、门、OCOC门、门、ODOD门和传输门。门和传输门。随着集成电路技术的飞速发展，分立元件的数字电路随着集成电路技术的飞速发展，分立元件的数字电路已被集成电路所取代。已被集成电路所取代。TTLTTL电路的优点是开关速度较高，抗干扰能力较强，电路的优点是开关速度较高，抗干
61、扰能力较强，带负载的能力也比较强，缺点是功耗较大。带负载的能力也比较强，缺点是功耗较大。CMOSCMOS电路具有制造工艺简单、功耗小、输入阻抗高、电路具有制造工艺简单、功耗小、输入阻抗高、集成度高、电源电压范围宽等优点，其主要缺点是工作速度集成度高、电源电压范围宽等优点，其主要缺点是工作速度稍低，但随着集成工艺的不断改进，稍低，但随着集成工艺的不断改进，CMOSCMOS电路的工作速度已电路的工作速度已有了大幅度的提高。有了大幅度的提高。本节小结第第第第1111章章章章 组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路学习要点：学习要点： 组合电路的分析方法和设计方法 利用数据选择器和可编程逻辑
62、器件进行逻辑设计的方法 加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法第章第章第章第章 组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路2.12.1 组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法2.2 2.2 加法器加法器加法器加法器2.3 2.3 数值比较器数值比较器数值比较器数值比较器2.4 2.4 编码器编码器编码器编码器2.5 2.5 译码器译码器译码器译码器2.6 2.6 数据选择器数据选择器数据选择器数据选择器2.7 2.7 数据分配器数据分配器数据分配器数据分配器2.8 2.8 只读存储器只读存储器只
63、读存储器只读存储器(ROM)(ROM)2.9 2.9 可编程逻辑器件可编程逻辑器件可编程逻辑器件可编程逻辑器件(PLD)(PLD)退出退出退出退出.1 组合逻辑电路的组合逻辑电路的分析与设计方法分析与设计方法2.1.1 2.1.1 组合逻辑电路的分析方法组合逻辑电路的分析方法组合逻辑电路的分析方法组合逻辑电路的分析方法2.1.2 2.1.2 组合逻辑电路的设计方法组合逻辑电路的设计方法组合逻辑电路的设计方法组合逻辑电路的设计方法2.1.3 2.1.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险退出退出退出退出组合电路组合电路：输出仅由输入决
64、定，与电路当前状：输出仅由输入决定，与电路当前状态无关；电路结构中态无关；电路结构中无无反馈环路（无记忆）反馈环路（无记忆）2.1.1 组合逻辑电路的分析方法组合逻辑电路的分析方法逻辑图逻辑图逻辑表逻辑表达式达式 1 1 最简与或最简与或表达式表达式化简 2 2 从输入到输出逐级写出最简与或最简与或表达式表达式 3 真值表真值表 3 4 电路的逻电路的逻辑功能辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。 4 逻辑图逻辑图逻辑表逻辑表达式达式例：例：最简与或最简与或表达式表达式真值表真值表
65、用与非门实现用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能电路的逻辑功能真值表真值表电路功电路功能描述能描述2.1.2 组合逻辑电路的设计方法组合逻辑电路的设计方法例例例例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为
66、0。根据逻辑要求列出真值表。 1 穷举法 1 2 逻辑表达式逻辑表达式或卡诺图或卡诺图最简与或最简与或表达式表达式化简 3 2 已为最简与或表达式 4 逻辑变换逻辑变换 5 逻辑电路图逻辑电路图用与非门实现用异或门实现真值表真值表电路功电路功能描述能描述例例例例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。 1 穷举法 1 2 2 逻辑表达式
67、逻辑表达式 3 卡诺图卡诺图最简与或最简与或表达式表达式化简 4 5 逻辑变换逻辑变换 6 逻辑电逻辑电路图路图 3 化简 4 111Y= AB +AC 5 6 2.1.3 组合电路中的竞争冒险组合电路中的竞争冒险1、产生竞争冒险的原因、产生竞争冒险的原因在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。干扰信号2、消除竞争冒险的方法、消除竞争冒险的方法有圈相切，则有竞争冒险有圈相切，则有竞争冒险增加冗余项，增加冗余项，消除竞争冒险消除竞争冒险本节小结组组合合电电路路的的特特点点
68、：在在任任何何时时刻刻的的输输出出只只取取决决于于当当时时的的输输入入信信号号，而而与与电电路路原原来来所所处处的的状状态态无无关关。实实现现组合电路的基础是逻辑代数和门电路。组合电路的基础是逻辑代数和门电路。组组合合电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑图图、真真值值表表、逻逻辑辑表表达达式式、卡卡诺诺图图和和波波形形图图等等5种种方方法法来来描描述述，它它们们在在本本质上是相通的，可以互相转换。质上是相通的，可以互相转换。组组合合电电路路的的设设计计步步骤骤：逻逻辑辑图图写写出出逻逻辑辑表表达达式式逻辑表达式化简逻辑表达式化简列出真值表列出真值表逻辑功能描述。逻辑功能描述。组组合合电
69、电路路的的设设计计步步骤骤：列列出出真真值值表表写写出出逻逻辑辑表表达达式式或或画画出出卡卡诺诺图图逻逻辑辑表表达达式式化化简简和和变变换换画画出出逻逻辑图。辑图。在在许许多多情情况况下下，如如果果用用中中、大大规规模模集集成成电电路路来来实实现现组合函数，可以取得事半功倍的效果。组合函数，可以取得事半功倍的效果。.2 加法加法器器2.2.1 2.2.1 半加器和全加器半加器和全加器半加器和全加器半加器和全加器2.2.2 2.2.2 加法器加法器加法器加法器2.2.3 2.2.3 加法器的应用加法器的应用加法器的应用加法器的应用退出退出退出退出1、半加器、半加器2.2.1 半加器和全加器半加器
70、和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位1、全加器、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号 用与门和或门实现用与门和或门实现 用与或非门实现用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器2.2.2 加法器加法器构成构成构成构成：把n位全加器
71、串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点特点特点特点：进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器）进位生成项进位生成项进位传递条件进位传递条件进位表达式进位表达式和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式超前进位发生器超前进位发生器超前进位发生器超前进位发生器加法器的级连加法器的级连集集成成二二进进制制4位位超超前前进进位位加加法法器器2.2.2 加法器的应用加法器的应用1、8421 BCD码转换为余码转换为余3码码BCD码码+0011=余余3码码2、二进制并行加法、二进制
72、并行加法/减法器减法器C0-10时，时，B 0=B，电路电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行电路执行AB=A+B运算。运算。3、二、二-十进制加法器十进制加法器修正条件修正条件本节小结能能对对两两个个1位位二二进进制制数数进进行行相相加加而而求求得得和和及及进进位位的的逻辑电路称为半加器。逻辑电路称为半加器。能能对对两两个个1位位二二进进制制数数进进行行相相加加并并考考虑虑低低位位来来的的进进位位，即即相相当当于于3 3个个1位位二二进进制制数数的的相相加加，求求得得和和及及进进位的逻辑电路称为全加器。位的逻辑电路称为全加器。实实现现多多位位二二进进制制数数
73、相相加加的的电电路路称称为为加加法法器器。按按照照进进位位方方式式的的不不同同，加加法法器器分分为为串串行行进进位位加加法法器器和和超超前前进进位位加加法法器器两两种种。串串行行进进位位加加法法器器电电路路简简单单、但但速度较慢，超前进位加法器速度较快、但电路复杂。速度较慢，超前进位加法器速度较快、但电路复杂。加加法法器器除除用用来来实实现现两两个个二二进进制制数数相相加加外外，还还可可用用来来设设计计代代码码转转换换电电路路、二二进进制制减减法法器器和和十十进进制制加加法法器等。器等。.3 数值比较数值比较器器2.3.1 12.3.1 1位数值比较器位数值比较器位数值比较器位数值比较器2.3
74、.2 42.3.2 4位数值比较器位数值比较器位数值比较器位数值比较器2.3.3 2.3.3 数值比较器的位数扩展数值比较器的位数扩展数值比较器的位数扩展数值比较器的位数扩展退出退出退出退出用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。2.3.1 1位数值比较器位数值比较器设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。逻逻辑辑表表达达式式逻逻辑辑图图2.3.2 4位数值比较器位数值比较器真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A与B的比较结果，AB、AB、 AB必须预先预置为0 ，最低4位的级联输入端AB和A=B 必
75、须预先预置为0、1。并联扩展并联扩展本节小结在在各各种种数数字字系系统统尤尤其其是是在在计计算算机机中中，经经常常需需要要对对两两个个二二进进制制数数进进行行大大小小判判别别，然然后后根根据据判判别别结结果果转转向向执执行行某某种种操操作作。用用来来完完成成两两个个二二进进制制数数的的大大小小比比较较的的逻逻辑辑电电路路称称为为数数值值比比较较器器，简简称称比比较较器器。在在数数字字电电路路中中，数数值值比比较较器器的的输输入入是是要要进进行行比比较较的的两个二进制数，输出是比较的结果。两个二进制数，输出是比较的结果。利利用用集集成成数数值值比比较较器器的的级级联联输输入入端端，很很容容易易构
76、构成成更更多多位位数数的的数数值值比比较较器器。数数值值比比较较器器的的扩扩展展方方式式有有串串联联和和并并联联两两种种。扩扩展展时时需需注注意意TTL电电路路与与CMOS电电路路在在连连接接方方式式上的区别。上的区别。.4 编码编码器器2.4.1 2.4.1 二进制编码器二进制编码器二进制编码器二进制编码器2.4.2 2.4.2 二二二二- -十进制编码器十进制编码器十进制编码器十进制编码器退出退出退出退出实现编码操作的电路称为编码器。2.4.1 二进制编码器二进制编码器1、3位二进制编码器位二进制编码器输输入入8个个互互斥斥的的信信号号输输出出3位位二二进进制制代代码码真真值值表表逻逻辑辑
77、表表达达式式逻辑图逻辑图2、3位二进制优先编码器位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表逻辑表达式逻辑表达式逻辑图逻辑图8线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。2、集成、集成3位二进制优先编码器位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示是编码输出； YEX 1表
78、示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器2.4.2 二二-十进制编码器十进制编码器1、8421 BCD码编码器码编码器输输入入10个个互互斥斥的的数数码码输输出出4位位二二进进制制代代码码真真值值表表逻辑表达式逻辑表达式逻
79、辑图逻辑图2、8421 BCD码优先编码器码优先编码器真值表真值表逻辑表达式逻辑表达式逻辑图逻辑图3、集成、集成10线线-4线优先编码器线优先编码器本节小结用用二二进进制制代代码码表表示示特特定定对对象象的的过过程程称称为为编编码码；实实现现编编码码操操作作的的电电路路称称为为编码器。编码器。编编码码器器分分二二进进制制编编码码器器和和十十进进制制编编码码器器，各各种种译译码码器器的的工工作作原原理理类类似似，设设计计方方法法也也相相同同。集集成成二二进进制制编编码码器器和和集集成成十十进进制制编编码码器器均均采采用用优优先先编编码码方案。方案。.5 译码器译码器2.5.1 2.5.1 二进制
80、译码器二进制译码器二进制译码器二进制译码器2.5.2 2.5.2 二二二二- -十进制译码器十进制译码器十进制译码器十进制译码器2.5.3 2.5.3 显示译码器显示译码器显示译码器显示译码器退出退出退出退出2.5.4 2.5.4 译码器的应用译码器的应用译码器的应用译码器的应用把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。2.5.1 二进制译码器二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。1、3位二进制
81、译码器位二进制译码器真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列2、集成二进制译码器、集成二进制译码器74LS138A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 、为选通控制端。当G11、 时，译码器处于工作状态；当G10、时，译码器处于禁止状态。真值表真值表输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效3、74LS138的级联的级联二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示
82、；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。2.5.2 二二-十进制译码器十进制译码器1、8421 BCD码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。真值表真值表逻辑表达式逻辑表达式逻辑图逻辑图将与门换成与非门，则输出为反变量，即为低电平有效。、集成、集成8421 BCD码码译码器译码器74LS422.5.3 显示译码器显示译码器1、数码显示器、数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电
83、路，称为显示译码器。b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极2、显示译码器、显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表a的卡诺图的卡诺图b的卡诺图的卡诺图c的卡诺图的卡诺图d的卡诺图的卡诺图e的卡诺图的卡诺图f的卡诺图的卡诺图g的卡诺图的卡诺图逻辑表达式逻辑表达式逻辑图逻辑图2、集成显示译码器、集成显示译码器74LS48引脚排列图引脚排列图功功能能表表辅助端功能辅助端功能2.5.4 译码器的应用译码器的应用1、用二进制译码器实现逻辑函数、用二进制译码器实现逻辑函数画出用二进制译码器和与非门实现这些函数的接线图。画出用二进
84、制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。2、用二进制译码器实现码制变换、用二进制译码器实现码制变换十十进进制制码码8421码码十十进进制制码码余余3码码十十进进制制码码2421码码3、数码显示电路的动态灭零、数码显示电路的动态灭零本节小结把代码状态的特定含义翻译出来的过程称为译把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。码器就是把一种代码转换为另一种代码的电路。译译码码器器分分二
85、二进进制制译译码码器器、十十进进制制译译码码器器及及字字符符显显示示译译码码器器，各各种种译译码码器器的的工工作作原原理理类类似似，设设计计方法也相同。方法也相同。二二进进制制译译码码器器能能产产生生输输入入变变量量的的全全部部最最小小项项，而而任任一一组组合合逻逻辑辑函函数数总总能能表表示示成成最最小小项项之之和和的的形形式式，所所以以，由由二二进进制制译译码码器器加加上上或或门门即即可可实实现现任任何何组组合合逻逻辑辑函函数数。此此外外，用用4 4线线-16-16线线译译码码器器还还可可实现实现BCDBCD码到十进制码的变换。码到十进制码的变换。.6 数据选择数据选择器器2.6.1 42.
86、6.1 4选选选选1 1数据选择器数据选择器数据选择器数据选择器2.6.2 2.6.2 集成数据选择器集成数据选择器集成数据选择器集成数据选择器2.6.3 2.6.3 用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数退出退出退出退出2.6.1 4选选1数据选择器数据选择器真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。逻辑图逻辑图2.6.2 集成数据选择器集成数据选择器集成双集成双4选选1数据选择器数据选择器74LS153选通控制端选通控制端S为低电平有效，即为低电平有效，即S=
87、0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。集成集成8选选1数数据选择器据选择器74LS15174LS151的的真真值值表表数据选择器的扩展数据选择器的扩展2.6.2 用数据选择器实现逻辑函数用数据选择器实现逻辑函数基本原理基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。基本步骤基本步骤确定数据选择器
88、确定数据选择器确定地址变量确定地址变量 2 1 n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个地址变量。求求Di 3 （1）公式法）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得： 3 画连线图画连线图 4 4 求求Di的的方法方法（2）真值表法）真值表法C=1时时L=1，故，故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故，故D1=C求求Di的的方法方法（3）图形法）图形法D0D1D3D2用数
89、据选择器实现函数：例例选用8选1数据选择器74LS151设A2=A、A1=B、A0=C求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1画连线图本节小结数据选择器是能够从来自不同地址的多路数字信数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。择控制信号决定。数据选择器具有标准与或表达式的形式，提供了数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，地址变量的全部
90、最小项，并且一般情况下，D Di i可以可以当作一个变量处理。因为任何组合逻辑函数总可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选用最小项之和的标准形式构成。所以，利用数据选择器的输入择器的输入D Di i来选择地址变量组成的最小项来选择地址变量组成的最小项m mi i，可可以实现任何所需的组合逻辑函数。以实现任何所需的组合逻辑函数。用数据选择器实现组合逻辑函数的步骤：选用数用数据选择器实现组合逻辑函数的步骤：选用数据选择器据选择器确定地址变量确定地址变量求求D Di i画连线图。画连线图。.7 数据分配数据分配器器2.7.1 12.7.1 1路路
91、路路-4-4路数据分配器路数据分配器路数据分配器路数据分配器2.6.2 2.6.2 集成数据分配器及其应用集成数据分配器及其应用集成数据分配器及其应用集成数据分配器及其应用退出退出退出退出2.7.1 1路路-4路数据分配器路数据分配器由地址码决定将输入数据送给哪路输出。真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据逻辑图逻辑图2.7. 集成数据分配器及其应集成数据分配器及其应用用集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由由74LS138构成的构成的1路路-8路数据分配器路数据分
92、配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端数据分配器的应用数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统数据分配器和数据选择器一起构成数据分时传送系统本节小结数据分配器的逻辑功能是将数据分配器的逻辑功能是将1 1个输入数据传送到个输入数据传送到多个输出端中的多个输出端中的1 1个输出端，具体传送到哪一个输个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。出端，也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选制译码器。只要在使用中，把二进制译码器的
93、选通控制端当作数据输入端，二进制代码输入端当通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。作选择控制端就可以了。数据分配器经常和数据选择器一起构成数据传数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。路数字信息的分时传送。.8 只读存储只读存储器（器（ROM）2.8.1 ROM2.8.1 ROM的结构及工作原理的结构及工作原理的结构及工作原理的结构及工作原理2.8.2 ROM2.8.2 ROM的应用的应用的应用的应用2.8.3 ROM2.8.3 ROM容量扩展容量扩展容量扩展容量
94、扩展退出退出退出退出ROM的分类的分类掩膜ROM：不能改写。PROM：只能改写一次。EPROM：可以改写多次。存储器的分类存储器的分类RAM：在工作时既能从中读出（取出）信息，又能随时写入（存入）信息，但断电后所存信息消失。ROM：在工作时只能从中读出信息，不能写入信息，且断电后其所存信息在仍能保持。2.8.1 ROM的结构及工作原理的结构及工作原理1、ROM的结构的结构存储容量字线数位线数2nb（位）存储单元地址存储单元地址2、ROM的工作原理的工作原理44位位ROM地址译码器地址译码器存储体存储体存储内容存储内容A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1=1D0=1D2=
95、0A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1=0D0=1D2=1A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1=0D0=0D2=1A1=1A0=1W0=0W1=0W2=0W3=1D3=0D1=1D0=1D2=1ROM的简化画法的简化画法地址译码器产地址译码器产生了输入变量生了输入变量的全部最小项的全部最小项存储体实现存储体实现了有关最小了有关最小项的或运算项的或运算与与阵阵列列固固定定或或阵阵列列可可编编程程连接断开2.8.2 ROM的应用的应用1、用、用ROM实现组合逻辑函数实现组合逻辑函数逻辑表达式逻辑表达式真值表或最真值表或最小项表达式小项表达式 1 1
96、按A、B、C、D排列变量，并将Y1、Y2扩展成为4变量的逻辑函数。 2 2 选选择择ROM，画画阵阵列列图图2、用、用ROM作函数运算表作函数运算表用ROM构成能实现函数yx2的运算表电路。例例设x的取值范围为015的正整数，则对应的是4位二进制正整数，用BB3B2B1B0表示。根据yx2可算出y的最大值是152225，可以用8位二进制数YY7Y6Y5Y4Y3Y2Y1Y0表示。由此可列出YB2即yx2的真值表。真真值值表表逻逻辑辑表表达达式式阵列图阵列图3、用、用ROM作字符发生器电路作字符发生器电路用用ROM存储字符存储字符Z2.8.3 ROM的容量扩展的容量扩展EPROM芯芯片片正常使用时
97、，VCC=5V，VPP=5V。编程时，VPP=25V。OE为输出使能端，OE=0时允许输出；OE=1时，输出被禁止，ROM输出端为高阻态。CS为片选端，CS=0时，ROM工作；CS=1时，ROM停止工作，且输出为高阻态（不论OE为何值）。1、位扩展（字长的扩展）、位扩展（字长的扩展）地址线及控制线分别并联输出一个作为高8位，另一个作为低8位用两片用两片27256扩展成扩展成32k16位位EPROM2、字扩展（字数扩展，地址码扩展）、字扩展（字数扩展，地址码扩展）用用4片片27256扩展成扩展成432k16位位EPROMOE端、输出线及地址线分别并联高位地址A15、A16作为2线-4线译码器的输
98、入信号，经译码后产生的4个输出信号分别接到4个芯片的CS端本节小结只读存储器在存入数据以后，不能用简单的方法只读存储器在存入数据以后，不能用简单的方法更改，即在工作时它的存储内容是固定不变的，只能更改，即在工作时它的存储内容是固定不变的，只能从中读出信息，不能写入信息，并且其所存储的信息从中读出信息，不能写入信息，并且其所存储的信息在断电后仍能保持，常用于存放固定的信息。在断电后仍能保持，常用于存放固定的信息。ROM由地址译码器和存储体两部分构成。地址译由地址译码器和存储体两部分构成。地址译码器产生了输入变量的全部最小项，即实现了对输入码器产生了输入变量的全部最小项，即实现了对输入变量的与运算
99、；存储体实现了有关最小项的或运算。变量的与运算；存储体实现了有关最小项的或运算。因此，因此，ROM实际上是由与门阵列和或门阵列构成的组实际上是由与门阵列和或门阵列构成的组合电路，利用合电路，利用ROM可以实现任何组合逻辑函数。可以实现任何组合逻辑函数。利用利用ROM实现组合函数的步骤：（实现组合函数的步骤：（1 1）列出函数）列出函数的真值表或写出函数的最小项表达式。（的真值表或写出函数的最小项表达式。（2 2）选择合适）选择合适的的ROMROM，画出函数的阵列图。画出函数的阵列图。.9 可编程逻辑可编程逻辑器件（器件（PLD）2.9.1 PLD2.9.1 PLD的基本结构的基本结构的基本结构
100、的基本结构2.9.2 PLD2.9.2 PLD的分类的分类的分类的分类2.9.3 PLA2.9.3 PLA应用应用应用应用退出退出退出退出2.9.1 PLD的基本结构的基本结构PLD的基本结构的基本结构门电路的简化画法门电路的简化画法2.9.1 PLD分类分类2.9. PLA的应用的应用用用PLA实现逻辑函数的基本原理实现逻辑函数的基本原理是基于函数的最简与或表达式是基于函数的最简与或表达式例例用PLD实现下列函数各函数已是最简阵阵列列图图本节小结PLD的主体是由与门和或门构成的与阵列的主体是由与门和或门构成的与阵列和或阵列，因此，可利用和或阵列，因此，可利用PLD来实现任何来实现任何组合逻辑
101、函数，组合逻辑函数，GAL还可用于实现时序逻还可用于实现时序逻辑电路。辑电路。用用PLA实现逻辑函数的基本原理是基于函实现逻辑函数的基本原理是基于函数的最简与或表达式。用数的最简与或表达式。用PLA实现逻辑函实现逻辑函数时，首先需将函数化为最简与或式，然数时，首先需将函数化为最简与或式，然后画出后画出PLA的阵列图。的阵列图。第第第第1212章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路学习要点：学习要点：触发器的逻辑功能及使用 时序电路的分析方法和设计方法计数器、寄存器等中规模集成电路的逻辑功能和使用方法第第第第3 3章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路3.
102、1 3.1 触发器触发器触发器触发器3.2 3.2 时序逻辑电路的分析与设计方法时序逻辑电路的分析与设计方法时序逻辑电路的分析与设计方法时序逻辑电路的分析与设计方法3.3 3.3 计数器计数器计数器计数器3.4 3.4 寄存器寄存器寄存器寄存器3.5 3.5 顺序脉冲发生器顺序脉冲发生器顺序脉冲发生器顺序脉冲发生器3.6 3.6 随机存取存储器随机存取存储器随机存取存储器随机存取存储器(ROM)(ROM)退出退出退出退出3.1 触发器触发器3.1.1 3.1.1 基本基本基本基本RSRS触发器触发器触发器触发器3.1.2 3.1.2 同步触发器同步触发器同步触发器同步触发器3.1.3 3.1.
103、3 主从触发器主从触发器主从触发器主从触发器退出退出退出退出3.1.4 3.1.4 边沿触发器边沿触发器边沿触发器边沿触发器3.1.5 3.1.5 不同类型触发器间的转换不同类型触发器间的转换不同类型触发器间的转换不同类型触发器间的转换触发器是构成时序逻辑电路的基本逻辑部件。触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：它有两个稳定的状态：0 0状态和状态和1 1状态；状态； 在不同的输入情况下，它可以被置成在不同的输入情况下，它可以被置成0 0状状态或态或1 1状态；状态； 当输入信号消失后，所置成的状态能够保当输入信号消失后，所置成的状态能够保持不变。持不变。所以，触发器可
104、以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。3.1.1 基本基本RS触发器触发器电电路路组组成成和和逻逻辑辑符符号号信号输入端，低电平有效。信号输入端，低电平有效。信号输出端，信号输出端，Q=0、Q=1的状态称的状态称0状态，状态，Q=1、Q=0的状态称的状态称1状态，状态，工作原理工作原理R SQ10011 00R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成0状态，这种情况称
105、将触发器置0或复位。R端称为触发器的置0端或复位端。0110R SQ1 00R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。0 111110R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。R SQ1 000 111 1不变100011R SQ1 000 111 1不变0 0不定？R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相
106、等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。特性表（真值表）特性表（真值表）现态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态：触发器接收输入信号之后所处的新的稳定状态。次态次态Qn+1的卡诺图的卡诺图特性方程特性方程触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式状态图状态图描述触发器的状态转换关系及转换条件的图形称为状态图011/1/10/01/当触发器处在0状态，即Qn=0时，若输入信号 01或11，触发器仍为0状态；RS当触发器处在1状态，即Qn=1时，若输入
107、信号 10或11，触发器仍为1状态；RSRS若 10，触发器就会翻转成为1状态。RS若 01，触发器就会翻转成为0状态。波形图波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置1置1置1保持不允许基本基本RS触发器的特点触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能
108、的电路，都称为RS触发器。集成基本集成基本RS触发器触发器EN1时工作EN0时禁止1S2S3.1.2 同步触发器同步触发器1 1、同步、同步RS触发器触发器RSCP0时，R=S=1，触发器保持原来状态不变。CP1时，工作情况与基本RS触发器相同。特特性性表表特性特性方程方程CP=1期间有效期间有效主主要要特特点点波波形形图图（1）时钟电平控制。在CP1期间接收输入信号，CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。不变不变不变不变不变不变置1置0置1置0不变2 2、同步、同
109、步JK触发器触发器CP=1期间有效期间有效将S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK触发器的特性方程：特性表特性表JK=00时不变时不变JK=01时置时置0JK=10时置时置1JK=11时翻转时翻转状状态态图图波波形形图图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。3 3、同步、同步D触发器（触发器（D锁存器）锁存器）CP=1期间有效期间有效将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程：状状态态图图波波形形图图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的
110、不同，具有置0、置1功能的电路，都称为D触发器。集成同步集成同步D触发器触发器CP1、2CP3、4POL1时，CP1有效，锁存的内容是CP下降沿时刻D的值；POL0时，CP0有效，锁存的内容是CP上升沿时刻D的值。3.1.3 主从触发器主从触发器1 1、主从、主从RS触发器触发器工作原理工作原理（1）接收输入信号过程CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有： 从触发器控制门G3、G4封锁，其状态保持不变。1 10 00 01 1（2）输出信号过程CP下降沿到来时，主触发器控制门G7、G8封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门G3、G4被打开，主
111、触发器将其接收的内容送入从触发器，输出端随之改变状态。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。CP下降沿到来时有效特性特性方程方程逻辑符号逻辑符号电路特点电路特点主从RS触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。但其仍然存在着约束问题，即在CP1期间，输入信号R和S不能同时为1。2 2、主从、主从JK触发器触发器代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程：将主从JK触发器没有约束。特特性性表表时时序序图图电路特点电路特点逻辑符号逻辑符号
112、主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。输入信号J、K之间没有约束。存在一次变化问题。带清零端和预置端的带清零端和预置端的主从主从JK触发器触发器RD=0，直接置001111001SD=0，直接置110001111带清零端和预置端的主从带清零端和预置端的主从JK触发器的逻辑符号触发器的逻辑符号集成主从集成主从JK触发器触发器低电平有效低电平有效CP下降沿触发与输入主从与输入主从JK触发器的逻辑符号触发器的逻辑符号主从JK触发器功能完善，并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题，
113、即主从JK触发器中的主触发器，在CP1期间其状态能且只能变化一次，这种变化可以是J、K变化引起，也可以是干扰脉冲引起，因此其抗干扰能力尚需进一步提高。3.1.4 边沿触发器边沿触发器1 1、边沿、边沿D触发器触发器工作原理工作原理（1）CP0时，门G7、G8被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。（2）CP1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP1期间始终都有Qm=D。下降沿时刻有效（3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的
114、值，即Qm=D，随后将该值送入从触发器，使Q=D、Q=D。（4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。综上所述，边沿D触发器的特性方程为： 边沿边沿边沿边沿D D触发器没有一次变化问题。触发器没有一次变化问题。触发器没有一次变化问题。触发器没有一次变化问题。逻辑符号逻辑符号集成边沿集成边沿D触发器触发器注意注意注意注意：CC4013的异步输入端RD和SD为高电平有效。CP上升沿触发2 2、边沿、边沿JK触发器触发器CP下降沿时刻有效边沿边沿JK触发器触发器的逻辑符号的逻辑符号边沿边沿JK触发触发器的特点器的特点边沿触发，无一次变化问题。功能
115、齐全，使用方便灵活。抗干扰能力极强，工作速度很高。集成边沿集成边沿JK触发器触发器74LS112为CP下降沿触发。CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。注注意意3.1.5 不同类型触发器之间的转换不同类型触发器之间的转换转换步骤：转换步骤：转换步骤：转换步骤：（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。转换方法：转换方法：转换方法：转换方法：利用令已有触发器和待求触发器的特性方程相等的原则，
116、求出转换逻辑。1 1、将、将JK触发器转换为触发器转换为RS、D、T和和T触发器触发器JK触发器触发器RS触发器触发器RS触发器特性方程变换RS触发器的特性方程，使之形式与JK触发器的特性方程一致：比较，得：电路图电路图JK触发器触发器D触发器触发器写出D触发器的特性方程，并进行变换，使之形式与JK触发器的特性方程一致：与JK触发器的特性方程比较，得：电电路路图图JK触发器触发器T触发器触发器在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T0时能保持状态不变，T1时一定翻转的电路，都称为T触发器。特性表特性表逻辑符号逻辑符号T触发器特性方程：与J
117、K触发器的特性方程比较，得：电电路路图图状状态态图图时时序序图图JK触发器触发器T触发器触发器在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T触发器。特性表特性表逻辑符号逻辑符号T 触发器特性方程：与JK触发器的特性方程比较，得：电电路路图图变换T触发器的特性方程：状状态态图图时时序序图图2 2、将、将D触发器转换为触发器转换为JK、T和和T触发器触发器D触发器触发器JK触发器触发器D触发器触发器T触发器触发器D触发器触发器T触发器触发器本节小结：触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变
118、。因此，触发器可以作为二进制存储单元使用。触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。各种不同逻辑功能的触发器的特性方程为：RS触发器：Qn+1=S+RQn，其约束条件为：RS0JK触发器： Qn+1=JQn+KQnD触发器： Qn+1=DT触发器： Qn+1=TQn+TQnT触发器： Qn+1=Qn同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。3.2 时序逻辑电路的时序逻辑电路的分析
119、与设计方法分析与设计方法3.2.1 3.2.1 时序逻辑电路概述时序逻辑电路概述时序逻辑电路概述时序逻辑电路概述退出退出退出退出3.2.2 3.2.2 时序逻辑电路的分析方法时序逻辑电路的分析方法时序逻辑电路的分析方法时序逻辑电路的分析方法3.2.3 3.2.3 时序逻辑电路的设计方法时序逻辑电路的设计方法时序逻辑电路的设计方法时序逻辑电路的设计方法3.2.1 时序逻辑电路概述时序逻辑电路概述1 1、时序电路的特点、时序电路的特点时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。2 2、时序电路逻辑功能的表示方法、时序电路逻辑功能的表示方法时序电路的逻辑功能
120、可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：输出方程状态方程激励方程3 3、时序电路的分类、时序电路的分类（1） 根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 （2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的
121、现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。电路图电路图时钟方程、时钟方程、驱动方程和驱动方程和输出方程输出方程状态方程状态方程状态图、状态图、状态表或状态表或时序图时序图判断电路判断电路逻辑功能逻辑功能12353.2.2 时序逻辑电路的分析方法时序逻辑电路的分析方法时序电路的分析步骤：时序电路的分析步骤：计算计算4例例时钟方程：输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写写方方程程式式2求状态方程求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表计算、
122、列状态表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 0000011004画状态图、时序图画状态图、时序图状态图状态图5电电路路功功能能时时序序图图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。例例输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟
123、方程省去。驱动方程：1写写方方程程式式2求状态方程求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表计算、列状态表45电电路路功功能能由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画画状状态态图图时时序序图图例例电路没有单独的输出，为穆尔型时序电路。异步时序电路，时钟方程：驱动方程：1写写方方程程式式2求状态方
124、程求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表计算、列状态表45电路功能电路功能由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图画状态图、时序图设计设计要求要求原始状原始状态图态图最简状最简状态图态图画电画电路图路图检查电检查电路能否路能否自启动自启动12463.2.3 时序逻辑电路的设计方法时序逻辑电路的设计方法时序电路的设计步骤：时序电路的设计步骤：选触发器，求时选触发器，求时钟、输出、状
125、态、钟、输出、状态、驱动方程驱动方程5状态状态分配分配3化简例例1建立原始状态图建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。状态化简状态化简2状态分配状态分配3已经最简。已是二进制状态。4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：输出方程：状状状状态态态态方方方方程程程程不化简，以便使之与JK触发器的特性方程的形式一致。比较，得驱动方程：电电路路图图5检查电路能否自启动检查电路能否
126、自启动6将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X 101100111011110输入Y 000000001000110例例1建立原始状态图建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，
127、只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简状态化简2状态分配状态分配3所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=104选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用2个CP下降沿触发的
128、JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程比较，得驱动方程：电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。例例设计一个异步时序电路，要求如右图所示状态图。4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。输出方程次态卡诺图时钟方程：FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个选择时钟脉冲的一个选择时钟脉冲的一个选择时钟脉冲的一个基本原则：在满足翻基本原则：在满足翻基本原则：在满足翻基本原则
129、：在满足翻转要求的条件下，触转要求的条件下，触转要求的条件下，触转要求的条件下，触发沿越少越好。发沿越少越好。发沿越少越好。发沿越少越好。FF1在t2、t4时刻翻转，可选Q0。FF2在t4、t6时刻翻转，可选Q0。电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状态110、111代入输出方程和状态方程计算：电路能够自启动。特性方程：本节小结：时时序序电电路路的的特特点点是是：在在任任何何时时刻刻的的输输出出不不仅仅和和输输入入有有关关，而而且且还还决决定定于于电电路路原原来来的的状状态态。为为了了记记忆忆电电路路的的状状态态，时时序序电电路路必必须须包包含含有有存存储储电电路路。存存
130、储储电电路通常以触发器为基本单元电路构成。路通常以触发器为基本单元电路构成。时时序序电电路路可可分分为为同同步步时时序序电电路路和和异异步步时时序序电电路路两两类类。它它们们的的主主要要区区别别是是，前前者者的的所所有有触触发发器器受受同同一一时时钟钟脉脉冲冲控控制制，而而后后者者的的各各触触发发器器则则受受不不同同的的脉脉冲冲源源控制。控制。时时序序电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑图图、状状态态方方程程、状状态态表表、卡卡诺诺图图、状状态态图图和和时时序序图图等等6 6种种方方法法来来描描述述，它们在本质上是相通的，可以互相转换。它们在本质上是相通的，可以互相转换。时序电路的分析
131、，就是由逻辑图到状态图的转换；时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。态图到逻辑图的转换。3.3 计数器计数器3.3.1 3.3.1 二进制计数器二进制计数器二进制计数器二进制计数器退出退出退出退出3.3.2 3.3.2 十进制计数器十进制计数器十进制计数器十进制计数器3.3.3 N3.3.3 N进制计数器进制计数器进制计数器进制计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加
132、法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器3.3.1 二进制计数器二进制计数器1 1、二进制同步计数器、二进制同步计数器3位二进制同步加法计数器位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。电路图由于没有无效状态，电路能自启动。推广到n位二进制同步加法计数器驱动方程输出方程3位二进制同步减法计数器位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用
133、FF0、FF1、FF2表示。状态图输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减法计数器驱动方程输出方程3位二进制同步可逆计数器位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D0时作加计数，U/D 1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程电路图4位集成二进制同步加法计数器位集成二进制同步加法
134、计数器74LS161/163CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。CR=LD=1且CPTCPP=0时，计数器状态保持不变。74LS16374LS163的引脚排列和的引脚排列和的引脚排列和的引脚排列和74LS16174LS161相同，不相同，不相同，不相同，不同之处是同之处是同之处是同之处是74LS16374LS163采用同步清零方式。采用同步清零方式。采用同步清零方式。采用同步清零方式。双双4位集成二进制同步加法计数器位集成二进制同步加法计数器CC4520CR=1时，异步清零。CR=0、EN=1时，在CP
135、脉冲上升沿作用下进行加法计数。CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT0，CO/BO1时，RCCP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS193CR是异步清零端，高电平有效；LD是
136、异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0D3是并行数据输入端；Q0Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。2 2、二进制异步计数器、二进制异步计数器3位二进制异步加法计数器位二进制异步加法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时
137、翻转。3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。驱动方程：电路图3位二进制异步减法计数器位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。驱动方程：电路图二进制异步计数器二进制异步计数器级间连接规律级间连接规律4位集成二进制异步加法计数器位集成二进制异步加法计数器74LS197CR=0时异
138、步清零。CR=1、CT/LD=0时异步置数。CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。3.3.2 十进制计数器十进制计数器1 1、十进制同步计数器、十进制同步计数器状态图输出方程：时钟方程：十进制同步十进制同步加法计数器加法计数器状态方程电路图比较，得驱动方程：将无效状态10101
139、111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。十进制同步减法计数器十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。状态图输出方程：时钟方程：状态方程次态卡诺图比较，得驱动方程：将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图十进制同步可逆计数器十进制同步可逆计数器集成十进制同步计数器集成十进制同步计数器集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和741
140、62是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2 、FF3表示。2 2、十进制异步计数器
141、、十进制异步计数器状态图输出方程：十进制异步加法计数器十进制异步加法计数器时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。状态方程比较，得驱动方程：电路图将无效状态10101111分别代入状态
142、方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。十进制异步减法计数器十进制异步减法计数器选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。状态图输出方程：时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、
143、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。状态方程比较，得驱动方程：电路图将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。集集成成十十进进制制异异步步计计数数器器74LS903.3.3 N进制计数器进制计数器1 1、用同步清零端或置数、用同步清零端或置数端归零构成端归零构成N进置计数器进置计数器2 2、用异步清零端或置数、用异步清零端或置数端归零构成端归零构成N进置计数器进置计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。（1）写出状态SN
144、的二进制代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。（3）画连线图。SN-
145、1S12-1S111011（2）求归零逻辑。例例D0D3可随意处理可随意处理D0D3必须都接必须都接0用74LS197来构成一个十二进制计数器。（1）写出状态SN的二进制代码。（3）画连线图。SNS121100（2）求归零逻辑。例例D0D3可随意处理可随意处理D0D3必须都接必须都接0用74LS161来构成一个十二进制计数器。SNS121100例例D0D3可随意处理可随意处理D0D3必须都接必须都接0SN-1S1110113 3、提高归零可靠性的方法、提高归零可靠性的方法4 4、计数器容量的扩展、计数器容量的扩展异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数
146、器计数，即采用串行进位方式来扩展容量。100100进制计数器进制计数器进制计数器进制计数器6060进制计数器进制计数器进制计数器进制计数器6464进制计数器进制计数器进制计数器进制计数器同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。1212位二进制计数器（慢速计数方
147、式）位二进制计数器（慢速计数方式）位二进制计数器（慢速计数方式）位二进制计数器（慢速计数方式）1212位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。本节小结：计数器是一种应用十分广泛的时序电路，除计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算用于计数、分频外，还广泛用于数字测量、运
148、算和控制，从小型数字仪表，到大型数字电子计算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。缺少的组成部分。计数器计数器可利用触发器和门电路构成。但在实可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用际工作中，主要是利用集成计数器来构成。在用集成计数器构成集成计数器构成N进制计数器时，需要利用清零进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得端或置数控制端，让电路跳过某些状态来获得N N进进制计数器。制计数器。3.4 寄存器寄存器3.4.1 3.4.1 基
149、本寄存器基本寄存器基本寄存器基本寄存器退出退出退出退出3.4.2 3.4.2 移位寄存器移位寄存器移位寄存器移位寄存器3.4.3 3.4.3 寄存器的应用寄存器的应用寄存器的应用寄存器的应用在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，
150、还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。3. 基本寄存器基本寄存器1 1、单拍工作方式基本寄存器、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：2 2、双拍工作方式基本寄存器、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。3.4.2 移位寄存器移位寄存器1 1、单向移位寄存器、单向移位寄存器并行输出4位右移移位寄存器时钟方程：驱动方程：状
151、态方程：并行输出4位左移移位寄存器时钟方程：驱动方程：状态方程：单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。2 2、双向移位寄存器、双向移位寄存器M=0时右移M=1时左移3 3、集成、集成双向移双向移位寄存位寄存器器74LS19474LS1943.4.3 寄存器的应用寄存器的应用1 1、环形计数器、环形计数器结构
152、特点结构特点结构特点结构特点即将FFn-1的输出Qn-1接到FF0的输入端D0。工工工工作作作作原原原原理理理理根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。能自启动的能自启动的4位环形计数器位环形计数器状状状状态态态态图图图图由由74LS19474LS194构成的能自构成的能自启动的启动的4位位环形计数器环形计数器时时时时序序序序图图图图2 2、扭环形计数器、扭环形计数器结构特点结构特点结构特点结构特点状状状状态态态态图图图图即将FFn-1的输出
153、Qn-1接到FF0的输入端D0。能自启动的能自启动的4位扭环形计数器位扭环形计数器本节小结：寄寄存存器器是是用用来来存存放放二二进进制制数数据据或或代代码码的的电电路路，是是一一种种基基本本时时序序电电路路。任任何何现现代代数数字字系系统统都都必必须须把把需要处理的数据和代码先寄存起来，以便随时取用。需要处理的数据和代码先寄存起来，以便随时取用。寄寄存存器器分分为为基基本本寄寄存存器器和和移移位位寄寄存存器器两两大大类类。基基本本寄寄存存器器的的数数据据只只能能并并行行输输入入、并并行行输输出出。移移位位寄寄存存器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依次次逐逐位位右右移
154、移或或左左移移，数数据据可可以以并并行行输输入入、并并行行输输出出，串串行行输输入入、串串行行输输出出，并并行行输输入入、串串行行输输出出，串串行行输输入入、并行输出。并行输出。寄寄存存器器的的应应用用很很广广，特特别别是是移移位位寄寄存存器器，不不仅仅可可将将串串行行数数码码转转换换成成并并行行数数码码，或或将将并并行行数数码码转转换换成成串串行行数数码码，还还可可以以很很方方便便地地构构成成移移位位寄寄存存器器型型计计数器和顺序脉冲发生器等电路。数器和顺序脉冲发生器等电路。3.5 顺序脉冲发生器顺序脉冲发生器3.5.1 3.5.1 计数型顺序脉冲发生器计数型顺序脉冲发生器计数型顺序脉冲发生
155、器计数型顺序脉冲发生器退出退出退出退出3.5.2 3.5.2 移位型顺序脉冲发生器移位型顺序脉冲发生器移位型顺序脉冲发生器移位型顺序脉冲发生器3.5.1 计数器型顺序脉冲发生器计数器型顺序脉冲发生器在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。前面介绍
156、过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器。时序图时序图时序图时序图译码器电电电电路路路路图图图图计数器用集成计数器用集成计数器用集成计数器用集成计数器74LS16374LS163和集成和集成和集成和集成3 3线线线线-8-8线译码线译码线译码线译码器器器器74LS13874LS138构成的构成的构成的构成的8 8输出顺序脉冲发生器。输出顺序脉冲发生器。输出顺序脉冲发生器。输出顺序脉冲发生器。3.5.2 移位型顺序脉冲发生器移位型顺序脉冲发生器移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为
157、顺序脉冲发生器。时时时时序序序序图图图图在在数数控控装装置置和和数数字字计计算算机机中中，往往往往需需要要机机器器按按照照人人们们事事先先规规定定的的顺顺序序进进行行运运算算或或操操作作，这这就就要要求求机机器器的的控控制制部部分分不不仅仅能能正正确确地地发发出出各各种种控控制制信信号号，而而且且要要求求这这些些控控制制信信号号在在时时间间上上有有一一定定的的先先后后顺顺序序。通通常常采采取取的的方方法法是是，用用一一个个顺顺序序脉脉冲冲发发生生器器来来产产生生时时间间上上有有先先后后顺顺序序的的脉脉冲冲，以以控控制制系系统统各各部部分分协协调调地工作。地工作。顺顺序序脉脉冲冲发发生生器器分分
158、计计数数型型和和移移位位型型两两类类。计计数数型型顺顺序序脉脉冲冲发发生生器器状状态态利利用用率率高高，但但由由于于每每次次CP信信号号到到来来时时，可可能能有有两两个个或或两两个个以以上上的的触触发发器器翻翻转转，因因此此会会产产生生竞竞争争冒冒险险，需需要要采采取取措措施施消消除除。移移位位型型顺顺序脉冲发生器没有竞争冒险问题，但状态利用率低。序脉冲发生器没有竞争冒险问题，但状态利用率低。本节小结：3.6 随机存取存随机存取存储器（储器（RAM）3.6.1 RAM3.6.1 RAM的结构的结构的结构的结构退出退出退出退出3.6.2 RAM3.6.2 RAM容量的扩张容量的扩张容量的扩张容量
159、的扩张RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。RAM中的每个寄存器称为一个字，寄存器中的每一位称为一个存储单元。寄存器的个数（字数）与寄存器中存储单元个数（位数）的乘积，叫做RAM的容量。按照RAM中寄存器位数的不同，RAM有多字1位和多字多位两种结构形式。在多字1位结构中，每个寄存器都只有1位，例如一个容量为10241位的RAM，就是一个有1024个1位寄存器的RAM。多字多位结构中，每个寄存器都有多位，例如一个容量为2564位的RAM，就是一个有256个4位寄存器的RAM。3.6.1 RAM的结构的结构由大量寄存器构成的矩阵用以决定访问哪个字单元用以决定芯片是否工作用以
160、决定对被选中的单元是读还是写读出及写入数据的通道容量为2564 RAM的存储矩阵存储单元1024个存储单元排成32行32列的矩阵每根行选择线选择一行每根列选择线选择一个字列Y11，X21，位于X2和Y1交叉处的字单元可以进行读出或写入操作，而其余任何字单元都不会被选中。地址的选择通过地址译码器来实现。地址译码器由行译码器和列译码器组成。行、列译码器的输出即为行、列选择线，由它们共同确定欲选择的地址单元。2564 RAM存储矩阵中，256个字需要8位地址码A7A0。其中高3位A7A5用于列译码输入，低5位A4A0用于行译码输入。A7A0=00100010时，Y1=1、X2=1，选中X2和Y1交叉
161、的字单元。000100 0 1集成集成2kB8位位RAM6116写入控制端片选端输出使能端3.6.2 RAM容量的扩展容量的扩展位位扩扩展展将地址线、读写线和片选线对应地并联在一起输入输出（I/O）分开使用作为字的各个位线字字扩扩展展输入输出（I/O）线并联要增加的地址线A10A12与译码器的输入相连，译码器的输出分别接至8片RAM的片选控制端本节小结：随随机机存存取取存存储储器器（RAM）可可以以在在任任意意时时刻刻、对对任任意意选选中中的的存存储储单单元元进进行行信信息息的的存存入入（写写入入）或或取取出出（读读出出）操操作作。与与只只读读存存储储器器ROM相相比比，RAM最最大大的的优优
162、点点是是存存取取方方便便，使使用用灵灵活活，既既能能不不破破坏坏地地读读出出所所存存信信息息，又又能能随随时时写写入入新新的的内内容容。其其缺缺点点是是一一旦旦停停电电，所存内容便全部丢失。所存内容便全部丢失。RAM由由存存储储矩矩阵阵、地地址址译译码码器器、读读写写控控制制电电路路、输输入入输输出出电电路路和和片片选选控控制制电电路路等等组组成成。实实际际上上RAMRAM是是由由许许许许多多多多的的基基本本寄寄存存器器组组合合起起来来构构成成的的大大规规模集成电路。模集成电路。当当单单片片RAM不不能能满满足足存存储储容容量量的的要要求求时时，可可以以把把若若干干片片RAM联联在在一一起起，
163、以以扩扩展展存存储储容容量量，扩扩展展的的方方法法有有位位扩扩展展和和字字扩扩展展两两种种，在在实实际际应应用用中中，常常将将两两种方法相互结合来达到预期要求。种方法相互结合来达到预期要求。第第第第1313章章章章 数模和模数转换数模和模数转换数模和模数转换数模和模数转换学习要点：学习要点： 数模和模数转换的基本原理第第第第5 5章章章章 数模和模数转换数模和模数转换数模和模数转换数模和模数转换5.1 5.1 概述概述概述概述5.2 D/A5.2 D/A转换器转换器转换器转换器5.3 A/D5.3 A/D转换器转换器转换器转换器退出退出退出退出5.1 概述概述能将模拟量转换为数字量的电路称为模
164、数转换器，简称A/D转换器或ADC；能将数字量转换为模拟量的电路称为数模转换器，简称D/A转换器或DAC。ADC和DAC是沟通模拟电路和数字电路的桥梁，也可称之为两者之间的接口。5.2 D/A转换器转换器5.2.1 D/A5.2.1 D/A转换器的基本原理转换器的基本原理转换器的基本原理转换器的基本原理5.2.2 D/A5.2.2 D/A转换器的构成转换器的构成转换器的构成转换器的构成5.2.3 5.2.3 集成集成集成集成D/AD/A转换器及其应用转换器及其应用转换器及其应用转换器及其应用退出退出退出退出5.2.1 D/A转换器的基本原理转换器的基本原理将输入的每一位二进制代码按其权的大小转
165、换成相应的模拟量，然后将代表各位的模拟量相加，所得的总模拟量就与数字量成正比，这样便实现了从数字量到模拟量的转换。基基基基本本本本原原原原理理理理转转转转换换换换特特特特性性性性D/A转换器的转换特性，是指其输出模拟量和输入数字量之间的转换关系。图示是输入为3位二进制数时的D/A转换器的转换特性。理想的D/A转换器的转换特性，应是输出模拟量与输入数字量成正比。即：输出模拟电压 uo=KuD或输出模拟电流io=KiD。其中Ku或Ki为电压或电流转换比例系数，D为输入二进制数所代表的十进制数。如果输入为n位二进制数dn-1dn-2d1d0，则输出模拟电压为：（1）分辨率分辨率用输入二进制数的有效位
166、数表示。在分辨率为n位的D/A转换器中，输出电压能区分2n个不同的输入二进制代码状态，能给出2n个不同等级的输出模拟电压。分辨率也可以用D/A转换器的最小输出电压与最大输出电压的比值来表示。10位D/A转换器的分辨率为：（2）转换精度D/A转换器的转换精度是指输出模拟电压的实际值与理想值之差，即最大静态转换误差。（3）输出建立时间从输入数字信号起，到输出电压或电流到达稳定值时所需要的时间，称为输出建立时间。5.2.2 D/A转换器的构成转换器的构成不论模拟开关接到运算放大器的反相输入端（虚地）还是接到地，也就是不论输入数字信号是1还是0，各支路的电流不变的。设RF=R/2分别从虚线A、B、C、
167、D处向右看的二端网络等效电阻都是R。不论模拟开关接到运算放大器的反相输入端（虚地）还是接到地，也就是不论输入数字信号是1还是0，各支路的电流不变。5.2.3 集成集成D/A转换器及其应用转换器及其应用本节小结：D/A转换器的功能是将输入的二进制数字信号转换器的功能是将输入的二进制数字信号转换成相对应的模拟信号输出。转换成相对应的模拟信号输出。D/A转换器根据工转换器根据工作原理基本上可分为二进制权电阻网络作原理基本上可分为二进制权电阻网络D/A转换器转换器和和T型电阻网络型电阻网络D/A转换器两大类。由于转换器两大类。由于T型电阻型电阻网络网络D/A转换器只要求两种阻值的电阻，因此最适转换器只
168、要求两种阻值的电阻，因此最适合于集成工艺，集成合于集成工艺，集成D/A转换器普遍采用这种电路转换器普遍采用这种电路结构。结构。如如果果输输入入的的是是n位位二二进进制制数数，则则D/A转转换换器器的输出电压为：的输出电压为：5.3 A/D转换器转换器5.3.1 A/D5.3.1 A/D转换器的基本原理转换器的基本原理转换器的基本原理转换器的基本原理5.3.2 A/D5.3.2 A/D转换器的构成转换器的构成转换器的构成转换器的构成5.3.3 5.3.3 集成集成集成集成A/DA/D转换器及其应用转换器及其应用转换器及其应用转换器及其应用退出退出退出退出5.3.1 A/D转换器的基本原理转换器的
169、基本原理模拟电子开关S在采样脉冲CPS的控制下重复接通、断开的过程。S接通时，ui(t)对C充电，为采样过程；S断开时，C上的电压保持不变，为保持过程。在保持过程中，采样的模拟电压经数字化编码电路转换成一组n位的二进制数输出。t0时刻S闭合，CH被迅速充电，电路处于采样阶段。由于两个放大器的增益都为1，因此这一阶段uo跟随ui变化，即uoui。t1时刻采样阶段结束，S断开，电路处于保持阶段。若A2的输入阻抗为无穷大，S为理想开关，则CH没有放电回路，两端保持充电时的最终电压值不变，从而保证电路输出端的电压uo维持不变。（1）分辨率A/D转换器的分辨率用输出二进制数的位数表示，位数越多，误差越小
170、，转换精度越高。例如，输入模拟电压的变化范围为05V，输出8位二进制数可以分辨的最小模拟电压为5V2820mV；而输出12位二进制数可以分辨的最小模拟电压为5V2121.22mV。（2）相对精度在理想情况下，所有的转换点应当在一条直线上。相对精度是指实际的各个转换点偏离理想特性的误差。（3）转换速度转换速度是指完成一次转换所需的时间。转换时间是指从接到转换控制信号开始，到输出端得到稳定的数字输出信号所经过的这段时间。0uiVREF/14时，7个比较器输出全为0，CP到来后，7个触发器都置0。经编码器编码后输出的二 进 制 代 码 为 d2d1d0000。VREF/14ui3VREF/14时，7
171、个比较器中只有C1输出为1，CP到来后，只有触发器FF1置1，其余触发器仍为0。经编码器编码后输出的二进制代码为d2d1d0=001。5.3.2 A/D转换器的构成转换器的构成3VREF/14 ui5VREF/14时，比较器C1、C2输出为1，CP到来后，触发器FF1、FF2置1。经编码器编码后输出的二进制代码为d2d1d0010。5VREF/14ui7VREF/14时，比较器C1、 C2、 C3输出为1，CP到来后，触发器FF1、 FF2、 FF3置1。经编码器编码后输出的二进制代码为d2d1d0=011。依此类推，可以列出ui为不同等级时寄存器的状态及相应的输出二进制数。转换开始前先将所有
172、寄存器清零。开始转换以后，时钟脉冲首先将寄存器最高位置成1，使输出数字为1000。这个数码被D/A转换器转换成相应的模拟电压uo，送到比较器中与ui进行比较。若uiuo，说明数字过大了，故将最高位的1清除；若uiuo，说明数字还不够大，应将这一位保留。然后，再按同样的方式将次高位置成1，并且经过比较以后确定这个1是否应该保留。这样逐位比较下去，一直到最低位为止。比较完毕后，寄存器中的状态就是所要求的数字量输出。原原原原理理理理框框框框图图图图基基基基本本本本原原原原理理理理3 3位逐次逼近型位逐次逼近型位逐次逼近型位逐次逼近型A/DA/D转换器转换器转换器转换器转换开始前，先使Q1=Q2=Q3
173、=Q4=0，Q5=1，第一个CP到来后，Q1=1，Q2=Q3=Q4=Q5=0，于是FFA被置1，FFB和FFC被置0。这时加到D/A转换器输入端的代码为100，并在D/A转换器的输出端得到相应的模拟电压输出uo。uo和ui在比较器中比较，当若uiuo时，比较器输出uc=1；当uiuo时，uc=0。第二个CP到来后，环形计数器右移一位，变成Q2=1，Q1=Q3=Q4=Q5=0，这时门G1打开，若原来uc=1，则FFA被置0，若原来uc=0，则FFA的1状态保留。与此同时，Q2的高电平将FFB置1。第三个CP到来后，环形计数器又右移一位，一方面将FFC置1，同时将门G2打开，并根据比较器的输出决定
174、FFB的1状态是否应该保留。第四个CP到来后，环形计数器Q4=1，Q1=Q2=Q3=Q5=0，门G3打开，根据比较器的输出决定FFC的1状态是否应该保留。第五个CP到来后，环形计数器Q5=1，Q1=Q2=Q3=Q4=0，FFA、FFB、FFC的状态作为转换结果，通过门G6、G7、G8送出。工作原理工作原理工作原理工作原理基本原理基本原理基本原理基本原理：对输入模拟电压和基准电压进行两次积分，先对输入模拟电压进行积分，将其变换成与输入模拟电压成正比的时间间隔T1，再利用计数器测出此时间间隔，则计数器所计的数字量就正比于输入的模拟电压；接着对基准电压进行同样的处理。原理电路原理电路原理电路原理电路
175、5.3.3 集成集成A/D转换器及应用转换器及应用A/D转换器的功能是将输入的模拟信号转换成一转换器的功能是将输入的模拟信号转换成一组多位的二进制数字输出。不同的组多位的二进制数字输出。不同的A/D转换方式具有转换方式具有各自的特点。并联比较型各自的特点。并联比较型A/D转换器转换速度快，主转换器转换速度快，主要缺点是要使用的比较器和触发器很多，随着分辨要缺点是要使用的比较器和触发器很多，随着分辨率的提高，所需元件数目按几何级数增加。双积分率的提高，所需元件数目按几何级数增加。双积分型型A/D转换器的性能比较稳定，转换精度高，具有很转换器的性能比较稳定，转换精度高，具有很高的抗干扰能力，电路结构简单，其缺点是工作速高的抗干扰能力，电路结构简单，其缺点是工作速度较低，在对转换精度要求较高，而对转换速度要度较低，在对转换精度要求较高，而对转换速度要求较低的场合，如数字万用表等检测仪器中，得到求较低的场合，如数字万用表等检测仪器中，得到了广泛的应用逐次逼近型了广泛的应用逐次逼近型A/D转换器的分辨率较高、转换器的分辨率较高、误差较低、转换速度较快，在一定程度上兼顾了以误差较低、转换速度较快，在一定程度上兼顾了以上两种转换器的优点，因此得到普遍应用。上两种转换器的优点，因此得到普遍应用。本节小节：
