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1、4 4 课程自测样卷11.1.大规模可编程器件主要有大规模可编程器件主要有FPGAFPGA、CPLDCPLD两类，下列对两类，下列对FPGAFPGA结结构与工作原理的描述中，正确的是（构与工作原理的描述中，正确的是（ ）。）。一、单项选择题一、单项选择题数字系统设计数字系统设计样卷样卷（10小题，每题2分，共20分）A.FPGA是基于乘积项结构的可编程逻辑器件B.FPGA是全称为复杂可编程逻辑器件C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置D.在AlteraMAX7000系列属FPGA结构4 4 课程自测-数字系统设计样卷2.IP2.IP核在核在ICIC领域被理解为完成某种功能
2、的设计，以版图方式领域被理解为完成某种功能的设计，以版图方式提供的提供的IPIP被称为被称为( )( )。A. 硬IP B. 固IP C. 软IP D. 都不是3.3.已成为已成为IEEEIEEE标准的标准的HDLHDL语言有（语言有（ ）。）。A. VHDL和AHDL C. AHDL和Verilog HDLB. Verilog HDL 和VHDL D. 只有Verilog HDL4.4.本课程实验开发系统上的下载板所配置的目标芯片的型号本课程实验开发系统上的下载板所配置的目标芯片的型号是是( )( )。A. FLEX10K系列 EPF10K10LC84-3 B. FLEX10KE系列 EPF
3、10K30EFC484-1C. FLEX10K系列 EPF10K10LC84-4D. MAX7000系列 EPM7096LC84-74 4 课程自测样卷14 4 课程自测-数字系统设计样卷5.5.在在MAX+plusIIMAX+plusII中，所建立的原理图设计文件保存的后缀名中，所建立的原理图设计文件保存的后缀名是是( )( )。A. *.tdf B. *.gdf C. *.vhd D. *.scf6.6.下列对现代下列对现代EDAEDA技术基本特点的描述中，错误的是（技术基本特点的描述中，错误的是（ ）。）。A. 支持硬件描述语言进行设计B. 普遍采用标准化和开发性框架结构C. 具有高层综
4、合和优化功能D. 完全支持软、硬件协同设计A. 非阻塞赋值语句的赋值符号为“=”B. 阻塞赋值语句在语句块结束时才完成赋值操作C. 非阻塞赋值语句在在该语句块结束时就立即完成赋值操作D. 阻塞赋值语句的赋值符号为“=” 7.7.下列对阻塞与非阻塞赋值语句的描述中，正确的是（下列对阻塞与非阻塞赋值语句的描述中，正确的是（ ）。）。4 4 课程自测样卷14 4 课程自测-数字系统设计样卷8.8.在下面的程序段中，当在下面的程序段中，当addressaddress的值等于的值等于5b0x0005b0x000时，问时，问casexcasex执行完后，输出执行完后，输出outout的值等于的值等于( )
5、( )。casex(address)casex(address)5b00?1:out=2b11;5b00?1:out=2b11;5b01?:out=2b10;5b01?:out=2b10;5b10?00:out=2b01;5b10?00:out=2b01;default:out=2b00default:out=2b00endcaseendcaseAout=2 b1 Cout=2 b01 Bout=2 b10 Dout=2 b004 4 课程自测样卷14 4 课程自测-数字系统设计样卷9.9.下列关于下列关于Verilog HDLVerilog HDL的标识符及数据定义的说法中，错误的标识符及数
6、据定义的说法中，错误的是（的是（ ）。）。ACOUNT和count是两个不同的标识符 Bwait、initial、4sum都是非法的标识符定义C16、 d2a、b0x110 都是错误的整形数定义DModule不是Verilog 的关键字10.10.以下哪个选项是以下哪个选项是Verilog HDLVerilog HDL语言支持的三种基本描述方语言支持的三种基本描述方式（式（ ）。）。数据流描述数据流描述 门级描述门级描述 行为描述行为描述 结构描述结构描述 过程描述过程描述 功能描述功能描述A C B D4 4 课程自测样卷14 4 课程自测-数字系统设计样卷1.1.将将PLDPLD按结构特点
7、来分类，可分为按结构特点来分类，可分为( )( )和和( )( )两大类。两大类。二、填空题二、填空题（18个空，每空1分，共18分）2 2ASICASIC的中文全称是的中文全称是( )( )。3 3EDAEDA技术经历了技术经历了( )( )、( )( )、EDAEDA三个发展三个发展阶段。阶段。4. 4. 基于基于EDAEDA软件的软件的FPGA/CPLDFPGA/CPLD设计流程为：设计流程为：原理图原理图/HDL/HDL文本输入文本输入功能仿真功能仿真综合综合适配适配( )( )( )( )在线测试。在线测试。5 5Verilog HDLVerilog HDL所提供的两大物理数据类型是
8、：所提供的两大物理数据类型是：( )( )、( )( )。4 4 课程自测样卷14 4 课程自测-数字系统设计样卷6 6在在MAX+plusIIMAX+plusII中，中，SimulatorSimulator所代表的含义是所代表的含义是( ),( ),Create Default SymbolCreate Default Symbol所代表的含义是所代表的含义是( )( )。7 7在在MAX+plusII MAX+plusII 中利用中利用Verilog HDLVerilog HDL语言建立文本文件时，语言建立文本文件时，保存的文件名称必须和保存的文件名称必须和( )( )一致。所建立的波形仿
9、真文一致。所建立的波形仿真文件的后缀名为件的后缀名为( )( )。8 8若若A=5b11001,A=5b11001,则则A2A2得到的结果是得到的结果是( ),|A( ),|A得到得到的结果的结果( )( )。9 9若若A=5b11001A=5b11001，B=5b101x1,B=5b101x1,则则A&B =( )A&B =( )。1010若若a=5b11x01,b=5b11x01,a=5b11x01,b=5b11x01,则，则，a=ba=b得到的结果得到的结果是是( )( )。1111若若a=1b1,b=2b00,c=3b101,a=1b1,b=2b00,c=3b101,则则a,2b,c=
10、a,2b,c=( )( )。4 4 课程自测样卷14 4 课程自测-数字系统设计样卷1. 1. SoCSoC三、名词解释三、名词解释（4小题，每题3分，共12分）2 2综合综合3 3布局布局4.4.功能仿真功能仿真4 4 课程自测样卷14 4 课程自测-数字系统设计样卷1.1.什么是什么是PLD ? PLDPLD ? PLD按集成度如何分类？按集成度如何分类？四、简答题四、简答题（3小题，每题5分，共15分)2 2什么是什么是ISPISP技术？其优点是什么？技术？其优点是什么？ 4 4 课程自测样卷14 4 课程自测-数字系统设计样卷3.3.什么是什么是Top_downTop_down设计？设
11、计？4 4 课程自测样卷14 4 课程自测-数字系统设计样卷五、编程题五、编程题（6小题，共35分)line1 module FA(a,b,cin,sum,cout);line2 input cin;line3 input 3:0 a,b;line4 output sum,cout;line5 reg cout;line6 always (a or b or cin);line7 (cout,sum)=a+b+cin;line7 endmodule1.1.如下所示的四位全加器的如下所示的四位全加器的VerilogVerilog程序中共有四处错误，找程序中共有四处错误，找出，并改正出，并改正(
12、(其中的其中的line1line1line7line7指第指第1 1行到第行到第7 7行行) )。（。（4 4分）分）4 4 课程自测样卷14 4 课程自测-数字系统设计样卷module mux2_1 (_);（1分）分）input _;（1分）分）output_;（1分）分）assign _ ;（2分）分）endmodule2.2.对照右图，将如下对照右图，将如下Verilog Verilog 程序补充完整。程序补充完整。(5(5分分) )4 4 课程自测样卷14 4 课程自测-数字系统设计样卷module updown_count(d,clk,clear,load,up_down,qd);
13、input 3:0 d;input clk, clear,load,up_down;output 3:0 qd;reg3:0 qd;always (posedge clk)beginif(!clear) qd=4h00;else if(load) qd=d;else if(up_dwon) qd=qd+1;else qd2A2得到的结果是得到的结果是( )( )，|A|A得得到的结果是到的结果是( )( )。7 7若若A=5b11001A=5b11001，B=5b101x1,B=5b101x1,则则A&B =( )A&B =( )，A&B A&B = ( )= ( )。8 8若若a=5b11x
14、01,b=5b11x01,a=5b11x01,b=5b11x01,则，则，a= = =ca= = =c得到的结果是得到的结果是( ( ) )。9 9若若a=1b1,b=2b00,c=3b101,a=1b1,b=2b00,c=3b101,则则2a,b,c=2a,b,c=( )( )。1010右图三态门用条件运算符可以描述为：右图三态门用条件运算符可以描述为： assign out= assign out= ( ) ( )。4 4 课程自测样卷14 4 课程自测-数字系统设计样卷1.ISP1.ISP三、名词解释三、名词解释（5小题，每题3分，共15分）2 2SoCSoC3 3综合综合4 4 课程自
15、测样卷14 4 课程自测-数字系统设计样卷4.4.映射映射5 5时序仿真时序仿真4 4 课程自测样卷14 4 课程自测-数字系统设计样卷1.1.什么是什么是PLD ? PLDPLD ? PLD按集成度如何分类？按集成度如何分类？四、简答题四、简答题（3小题，每题5分，共15分)2 2什么是什么是Top_downTop_down设计方式？设计方式？ 4 4 课程自测样卷14 4 课程自测-数字系统设计样卷3.3.简述简述Verilog HDLVerilog HDL提供的三种不同的描述方式？提供的三种不同的描述方式？4 4 课程自测样卷14 4 课程自测-数字系统设计样卷五、编程题五、编程题（6小
16、题，共35分)line1 module decode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);line2 output a,b,c,d,e,f,g;line3 input D3,D2,D1,D0;line4 always (D3 or D2 or D1 or D0);line5 beginline6 case( D3,D2,D1,D0 )line7 4 d0:a,b,c,d,e,f,g=7 b1111110;line8 4 d1:a,b,c,d,e,f,g=7 b0110000;line9 4 d2:a,b,c,d,e,f,g=7 b1101101;line10 4 d3:
17、a,b,c,d,e,f,g=7 b1111001;line11 4 d4:a,b,c,d,e,f,g=7 b0110011;line12 4 d5:a,b,c,d,e,f,g=7 b1011011;line13 4 d6:a,b,c,d,e,f,g=7 b1011111;1.1.如右所示如右所示BCDBCD码码七段数码显示译码器的七段数码显示译码器的VerilogVerilog程序中程序中共有四处错误，找出，并改正共有四处错误，找出，并改正( (其中的其中的line1line1line19line19指第指第1 1到到第第1919行行) )。（。（4 4分）分）4 4 课程自测样卷14 4 课
18、程自测-数字系统设计样卷line14 4 d7:a,b,c,d,e,f,g=7 b1110000;line15 4 d8:a,b,c,d,e,f,g=7 b1111111;line16 4 d9:a,b,c,d,e,f,g=7 b1111011;line17 default:a,b,c,d,e,f,g=7 bx;line18 endline19 endmodule4 4 课程自测样卷14 4 课程自测-数字系统设计样卷module gate1 (_);（1分）分）input _;（1分）分）output_;（1分）分）assign _ ;（2分）分）endmodule2.2.对照右图，将如下对
19、照右图，将如下Verilog Verilog 程序补充完整。程序补充完整。(5(5分分) )4 4 课程自测样卷14 4 课程自测-数字系统设计样卷module voter7(pass,vote);output pass;input6:0 vote;reg2:0 sum;integer i;reg pass;always (vote)beginsum=0;for(i=0;i=6;i=i+1) if(votei) sum=sum+1;if(sum2) pass=1; else pass=0;endendmodule3.3.分析如下分析如下Verilog Verilog 程序所描述的逻辑功能。（程
20、序所描述的逻辑功能。（5 5分）分）4 4 课程自测样卷14 4 课程自测-数字系统设计样卷4.4.写出下图所示电路的写出下图所示电路的VerilogVerilog结构描述程序。（结构描述程序。（5 5分）分）4 4 课程自测样卷14 4 课程自测-数字系统设计样卷5.5.下图所示为下图所示为4 4位移位寄存器电路，在位移位寄存器电路，在alwaysalways过程语句里，利过程语句里，利用阻塞或非阻塞赋值语句写出相对应的用阻塞或非阻塞赋值语句写出相对应的VerilogVerilog程序。（程序。（8 8分）分）4 4 课程自测样卷14 4 课程自测-数字系统设计样卷6.6.下面所列分别为构成
21、一个下面所列分别为构成一个8 8位累加器的两个子模块的位累加器的两个子模块的Verilog Verilog 程序代码。由这两个子模块构成的程序代码。由这两个子模块构成的8 8累加器的原理图如下。请累加器的原理图如下。请参照此图，用调用模块的方式编写参照此图，用调用模块的方式编写Verilog Verilog 程序来实现此程序来实现此8 8位位累加器累加器( (模块名为：模块名为：ACC)ACC)。（。（8 8分）分）程序程序1：add8.v module add8(sum,cout,a,b,cin); output7:0 sum; output cout; input7:0a,b; input cin;assign cout,sum=a+b+cin;endmodule程序程序2：reg8.vmodule reg8(qout,in,clk,clr); output7:0 qout; input7:0 in; input clk,clr; reg7:0 qout; always (posedge clk or posedge clr) begin if(clr) qout=0; else qout=in; endendmodule 4 4 课程自测样卷14 4 课程自测-数字系统设计样卷图图4 4 课程自测样卷14 4 课程自测-数字系统设计样卷end
