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1、第第第第3 3章章章章 常用组合逻辑电路及常用组合逻辑电路及常用组合逻辑电路及常用组合逻辑电路及MSIMSI组合电路模块的应用组合电路模块的应用组合电路模块的应用组合电路模块的应用学习要点：学习要点： 加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法 基于中规模集成电路的组合逻辑电路设计加法器加法器加法器加法器数值比较器数值比较器数值比较器数值比较器编码器编码器编码器编码器译码器译码器译码器译码器数据选择器数据选择器数据选择器数据选择器数据分配器数据分配器数据分配器数据分配器退出退出退出退出第第第第3 3章章章章 常用组合逻辑电路及常用组合逻辑电路及常用组合逻辑电路及常用组合逻辑电路
2、及MSIMSI组合电路模块的应用组合电路模块的应用组合电路模块的应用组合电路模块的应用编码器编码器二进制编码器二进制编码器二进制编码器二进制编码器二二二二- -十进制编码器十进制编码器十进制编码器十进制编码器退出退出退出退出实现编码操作的电路称为编码器。（一）（一） 二进制编码器二进制编码器1、3位二进制编码器位二进制编码器输输入入8个个互互斥斥的的信信号号输输出出3位位二二进进制制代代码码真真值值表表逻逻辑辑表表达达式式逻辑图逻辑图2、3位二进制优先编码器位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。
3、真真值值表表逻辑表达式逻辑表达式逻辑图逻辑图8线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。2、集成、集成3位二进制优先编码器位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示是编码输出； YEX 1表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值
4、表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器（二）（二） 二二-十进制编码十进制编码器器1、8421 BCD码编码器码编码器输输入入10个个互互斥斥的的数数码码输输出出4位位二二进进制制代代码码真真值值表表逻辑表达式逻辑表达式逻辑图逻辑图2、8421 BCD码优先编码器码优先编码器真值表真值表逻辑表达式逻辑表达式逻辑图逻辑图3、集成、集成10线线-4线优先编码器线优先编码器本节小结用用二二进进制制代代码码表表
5、示示特特定定对对象象的的过过程程称称为为编编码码；实实现现编编码码操操作作的的电电路路称称为为编码器。编码器。编编码码器器分分二二进进制制编编码码器器和和十十进进制制编编码码器器，各各种种译译码码器器的的工工作作原原理理类类似似，设设计计方方法法也也相相同同。集集成成二二进进制制编编码码器器和和集集成成十十进进制制编编码码器器均均采采用用优优先先编编码码方案。方案。译码器译码器二进制译码器二进制译码器二进制译码器二进制译码器二二二二- -十进制译码器十进制译码器十进制译码器十进制译码器显示译码器显示译码器显示译码器显示译码器退出退出退出退出译码器的应用译码器的应用译码器的应用译码器的应用把代码
6、状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。(一一) 二进制译码器二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。1、3位二进制译码器位二进制译码器真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列2、集成二进制译码器、集成二进制译码器74LS138A2、A1、A0为二进制译码输入端， 为译码输出端（
7、低电平有效），G1、 、为选通控制端。当G11、 时，译码器处于工作状态；当G10、时，译码器处于禁止状态。真值表真值表输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效3、74LS138的级联的级联二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。（二）（二） 二二-十进制译码十进制译码器器1、8421 BCD码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译
8、码器。真值表真值表逻辑表达式逻辑表达式逻辑图逻辑图将与门换成与非门，则输出为反变量，即为低电平有效。、集成、集成8421 BCD码码译码器译码器74LS42（三）（三） 显示译码器显示译码器1、数码显示器、数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极2、显示译码器、显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表逻辑表达式逻辑表达式逻辑图逻辑图（四）（四） 译码器的应用译码器的应用1、用二进制译码器实现
9、逻辑函数、用二进制译码器实现逻辑函数画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。2、用二进制译码器实现码制变换、用二进制译码器实现码制变换十十进进制制码码8421码码十十进进制制码码余余3码码十十进进制制码码2421码码本节小结把代码状态的特定含义翻译出来的过程称为译把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。码器就是把一种代
10、码转换为另一种代码的电路。译译码码器器分分二二进进制制译译码码器器、十十进进制制译译码码器器及及字字符符显显示示译译码码器器，各各种种译译码码器器的的工工作作原原理理类类似似，设设计计方法也相同。方法也相同。二二进进制制译译码码器器能能产产生生输输入入变变量量的的全全部部最最小小项项，而而任任一一组组合合逻逻辑辑函函数数总总能能表表示示成成最最小小项项之之和和的的形形式式，所所以以，由由二二进进制制译译码码器器加加上上或或门门即即可可实实现现任任何何组组合合逻逻辑辑函函数数。此此外外，用用4 4线线-16-16线线译译码码器器还还可可实现实现BCDBCD码到十进制码的变换。码到十进制码的变换。
11、加法器加法器半加器和全加器半加器和全加器半加器和全加器半加器和全加器加法器加法器加法器加法器加法器的应用加法器的应用加法器的应用加法器的应用退出退出退出退出1、半加器、半加器（一）（一） 半加器和全加器半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位1、全加器、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号 用与门和或门实现用与门和或门实现
12、用与或非门实现用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器（二）（二） 加法器加法器构成构成构成构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点特点特点特点：进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器）进位生成项进位生成项进位传递条件进位传递条件进位表达式进位表达式和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式超前进位发生器超前进位发生器超前进位发生器超前进位发生器加法器的
13、级连加法器的级连集集成成二二进进制制4位位超超前前进进位位加加法法器器（三）（三） 加法器的应用加法器的应用8421 BCD码转换为余码转换为余3码码BCD码码+0011=余余3码码本节小结能能对对两两个个1位位二二进进制制数数进进行行相相加加而而求求得得和和及及进进位位的的逻辑电路称为半加器。逻辑电路称为半加器。能能对对两两个个1位位二二进进制制数数进进行行相相加加并并考考虑虑低低位位来来的的进进位位，即即相相当当于于3 3个个1位位二二进进制制数数的的相相加加，求求得得和和及及进进位的逻辑电路称为全加器。位的逻辑电路称为全加器。实实现现多多位位二二进进制制数数相相加加的的电电路路称称为为加
14、加法法器器。按按照照进进位位方方式式的的不不同同，加加法法器器分分为为串串行行进进位位加加法法器器和和超超前前进进位位加加法法器器两两种种。串串行行进进位位加加法法器器电电路路简简单单、但但速度较慢，超前进位加法器速度较快、但电路复杂。速度较慢，超前进位加法器速度较快、但电路复杂。加加法法器器除除用用来来实实现现两两个个二二进进制制数数相相加加外外，还还可可用用来来设设计计代代码码转转换换电电路路、二二进进制制减减法法器器和和十十进进制制加加法法器等。器等。数值比较器数值比较器1 1位数值比较器位数值比较器位数值比较器位数值比较器4 4位数值比较器位数值比较器位数值比较器位数值比较器数值比较器
15、的位数扩展数值比较器的位数扩展数值比较器的位数扩展数值比较器的位数扩展退出退出退出退出用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。（一）（一） 1位数值比较器位数值比较器设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。逻逻辑辑表表达达式式逻逻辑辑图图（二）（二） 4位数值比较位数值比较器器真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A与B的比较结果，AB、AB、 AB必须预先预置为0 ，最低4位的级联输入端AB和A=B 必须预先预置为0、1。本节小结在在各各种种数数字字系系统统尤尤其其是是在在计计算算机机中中，经经常常需
16、需要要对对两两个个二二进进制制数数进进行行大大小小判判别别，然然后后根根据据判判别别结结果果转转向向执执行行某某种种操操作作。用用来来完完成成两两个个二二进进制制数数的的大大小小比比较较的的逻逻辑辑电电路路称称为为数数值值比比较较器器，简简称称比比较较器器。在在数数字字电电路路中中，数数值值比比较较器器的的输输入入是是要要进进行行比比较较的的两个二进制数，输出是比较的结果。两个二进制数，输出是比较的结果。利利用用集集成成数数值值比比较较器器的的级级联联输输入入端端，很很容容易易构构成成更更多多位位数数的的数数值值比比较较器器。数数值值比比较较器器的的扩扩展展方方式式有有串串联联和和并并联联两两
17、种种。扩扩展展时时需需注注意意TTL电电路路与与CMOS电电路路在在连连接接方方式式上的区别。上的区别。数据选择器数据选择器4 4选选选选1 1数据选择器数据选择器数据选择器数据选择器集成数据选择器集成数据选择器集成数据选择器集成数据选择器用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数退出退出退出退出（一）（一） 4选选1数据选择器数据选择器真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。逻辑图逻辑图（二）（二） 集成数据选择器集成数据选择器集成双集成双4选选1数据选择器数据选
18、择器74LS153选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。集成集成8选选1数数据选择器据选择器74LS15174LS151的的真真值值表表（三）（三） 用数据选择器实现逻辑函数用数据选择器实现逻辑函数基本原理基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需
19、的组合逻辑函数。基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个地址变量。求求Di 3 （1）公式法）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得： 3 画连线图画连线图 4 4 求求Di的的方法方法（2）真值表法）真值表法C=1时时L=1，故，故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故，故D1=C求求Di的的方
20、法方法（3）图形法）图形法D0D1D3D2用数据选择器实现函数：例例选用8选1数据选择器74LS151设A2=A、A1=B、A0=C求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1画连线图本节小结数据选择器是能够从来自不同地址的多路数字信数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。择控制信号决定。数据选择器具有标准与或表达式的形式，提供了数据选择器具有标准与或表达式的形式，提供了地址变
21、量的全部最小项，并且一般情况下，地址变量的全部最小项，并且一般情况下，D Di i可以可以当作一个变量处理。因为任何组合逻辑函数总可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选用最小项之和的标准形式构成。所以，利用数据选择器的输入择器的输入D Di i来选择地址变量组成的最小项来选择地址变量组成的最小项m mi i，可可以实现任何所需的组合逻辑函数。以实现任何所需的组合逻辑函数。用数据选择器实现组合逻辑函数的步骤：选用数用数据选择器实现组合逻辑函数的步骤：选用数据选择器据选择器确定地址变量确定地址变量求求D Di i画连线图。画连线图。数据分配器数
22、据分配器1 1路路路路-4-4路数据分配器路数据分配器路数据分配器路数据分配器集成数据分配器及其应用集成数据分配器及其应用集成数据分配器及其应用集成数据分配器及其应用退出退出退出退出（一）（一） 1路路-4路数据分配器路数据分配器由地址码决定将输入数据送给哪路输出。真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据逻辑图逻辑图（二）（二） 集成数据分配器及其应集成数据分配器及其应用用集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由由74LS138构成的构成的1路路-8路数据分配器路数据分
23、配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端本节小结数据分配器的逻辑功能是将数据分配器的逻辑功能是将1 1个输入数据传送到个输入数据传送到多个输出端中的多个输出端中的1 1个输出端，具体传送到哪一个输个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。出端，也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。作选择控制端就可以了。数据分配器经常和数据选择器一起构成数据传数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。路数字信息的分时传送。
