模拟电路与数字电路：第11章_时序逻辑电路分析与设计

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1、第第1111章章 时序逻辑电路的分析与设计时序逻辑电路的分析与设计XZQW组合电路组合电路存储电路存储电路外部输入信号外部输入信号外部输出信号外部输出信号 驱动信号驱动信号 状态信号状态信号时序电路的框图：时序电路的框图：描述时序电路的三组方程：描述时序电路的三组方程：输出方程输出方程: Z(tn)=FX(tn),Q (tn) 驱动方程驱动方程: W(tn)=GX(tn),Q (tn) 状态方程状态方程: Q(tn+1)=HW(tn),Q (tn)时序电路分类：时序电路分类： 根据存储单元的状态改变是否在根据存储单元的状态改变是否在统一统一的的时钟脉冲时钟脉冲控制控制下下同时同时发生来分：发生

2、来分：同步同步时序电路；时序电路； 异步异步时序电路。时序电路。根据输出信号的特点来分：根据输出信号的特点来分：米里米里(Mealy)型型：输出信号：输出信号不仅仅不仅仅取决于存储电路的状取决于存储电路的状 态，而且还取决于外部输入信号。态，而且还取决于外部输入信号。 摩尔摩尔(Moore)型型：输出信号：输出信号仅仅仅仅取决于存储电路的状态，取决于存储电路的状态， 而和该时刻的外部输入信号无关。而和该时刻的外部输入信号无关。 11.1 MSI构成的时序逻辑电路构成的时序逻辑电路11.1.1 寄存器和移位寄存器寄存器和移位寄存器1. 寄存器寄存器寄存器用途寄存器用途: 暂时存放二进制数码暂时存

3、放二进制数码. 4位位D触发器寄存器触发器寄存器(74175)1DC1QQR1DC1QQR1DC1QQR1DC1QQR11CPRDd1d2d3d4Q1Q1Q2Q2Q3Q3Q4Q4输入输入 输出输出RD CP d Qn+1 Qn+1 0 0 1 1 1 1 0 1 0 0 1 1 0 Qn QnQ1Q1Q2Q2Q3Q3Q4Q4d1d2d3d41DRC1RDCP 具有具有三态输出三态输出的四位的四位缓冲缓冲数据寄存器数据寄存器(74173)74173功能表功能表RD CP G1 G2 M N Q1 Q2 Q3 Q4 1 0 0 0 0 0 0 0 0 0 0 0 d1 d2 d3 d4 0 1 0

4、 0 Q1 Q2 Q3 Q4 0 1 0 0 Q1 Q2 Q3 Q4 1 1Z1D d1Q1d2Q2d3Q3d4Q4MNG1G2CP&RENC1RD ：为：为缓冲器符号；缓冲器符号； ： 三态符号三态符号。 2. 移位寄存器移位寄存器功能功能: 存放代码存放代码; 移位移位.分类分类:1)按移位方向分类按移位方向分类: 单向移位寄存器单向移位寄存器; 双向移位寄存器双向移位寄存器.2) 按输入输出的方式分类按输入输出的方式分类: 串入串入-串出串出;串入串入-并出并出; 并入并入-串出串出; 并入并入-并出并出.移位寄存器组成移位寄存器组成:移位寄存器中的存储电路可用时钟控制的无空翻的移位寄存

5、器中的存储电路可用时钟控制的无空翻的D、RS或或JK触发器组成。触发器组成。(1) 单向移位寄存器单向移位寄存器a) 串入串入-串串/并出单向移存器并出单向移存器1DC1QF01DC1QF11DC1QF21DC1QF3Vi串行输入串行输入CP移位脉冲移位脉冲Q0Q1Q2Q3串行串行输出输出V0问题：问题：若输入若输入10110111，经过几个，经过几个CP后可在后可在VO 收到完整数据？收到完整数据？5个个CP后四个触发器的状态？后四个触发器的状态？ 各触发器初态各触发器初态为为0, Vi依次输入依次输入1011时的时的波形图波形图CPViQ0Q1Q2Q31 0 1 10 1 0 1 10 0

6、 1 0 10 0 0 1 00 0 0 0 1 b) 串串/并入并入-串出单向移存器串出单向移存器RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCP接收接收V0串行串行输出输出串行串行输入输入移位移位脉冲脉冲F0F1F2F3工作原理：工作原理： 1) 串行输入串行输入 RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCP接收接收V0串行串行输出输出串行串行输入输入移位移位脉冲脉冲0111112) 并行输入并行输入 :RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0S

7、D&D1SD&D2SD&D3SDRDViCP接收接收V0串行串行输出输出串行串行输入输入移位移位脉冲脉冲0011110000 清零清零 接收接收(以以D0D1D2D3=1010为例为例)11100111001100(2) 双向移位寄存器双向移位寄存器多功能双向移位寄存器多功能双向移位寄存器741943,4DD0Q1Q2Q3Q0RRD1,4D3,4D3,4D3,4D2,4DD1D2D3DSRDSLC41/210M03SASBCPSRG474194RD SA SB CP 功能功能 0 清零清零 1 0 0 保持保持 1 0 1 右移右移 1 1 0 左移左移 1 1 1 并行置数并行置数注意：注意

8、：清零为清零为异步异步；置数为置数为同步同步。3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41/210M03SASBCLKSRG4741940111练习：试分析电路状态转换图，设初始状态为练习：试分析电路状态转换图，设初始状态为0000用两片用两片74194接成八位双向移位寄存器接成八位双向移位寄存器3,4DD0Q1Q2Q3Q0RRD1,4D3,4D3,4D3,4D2,4DD1D2D3DSRDSLC41/210M03SASBCPSRG474194(1)3,4DD4Q5Q6Q7Q4R1,4D3,4D3,4D3,4D2,4DD5D6D7DSRDSLC41/210M03

9、SRG474194(2)(1) 串行加法器串行加法器n位移存器位移存器 (1)n位移存器位移存器 (2)n+1位移存器位移存器 (3)FAQ1DC1RXnYnDSRDSRCi-1CiSixiyiZn+1nn置数置数清零清零移位移位脉冲脉冲串行串行输出输出并行并行输出输出置数置数清零清零移出移出(1)(2) 加加 移进（移进（3） (2) 串行累加器串行累加器n位移存器位移存器 (1) n位移存器位移存器 (2)FAQ1DC1RXnCi-1CiSixiyin清零清零移位移位脉冲脉冲串行串行输出输出并行并行输出输出Zn置数置数 （1）置数）置数 清零清零 （1）移位进（）移位进（2） （1）再置数

10、）再置数移位，加移位，加11.1.2 计数器计数器计数器功能计数器功能: 统计输入脉冲的个数统计输入脉冲的个数. 计数器除了直接用于计数外计数器除了直接用于计数外,还可以用于定时器、分频还可以用于定时器、分频器、程序控制器、信号发生器等多种数字设备中器、程序控制器、信号发生器等多种数字设备中.计数器分类：计数器分类：A：同步计数器；异步计数器。同步计数器；异步计数器。B：二进制计数器；非二进制计数器。二进制计数器；非二进制计数器。1. 同步二进制计数器同步二进制计数器1) 电路组成和逻辑功能分析电路组成和逻辑功能分析 以以由由T触发器构成的触发器构成的四位四位同步同步二进制二进制加法加法计数器

11、为例进计数器为例进行讨论行讨论. 四位二进制加法计数器波形图四位二进制加法计数器波形图 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 00 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0CLKQ0Q1Q2Q3二进制计数规则：每加二进制计数规则：每加1，最低位改变一次状态，最低位改变一次状态， 高位的状态是否改变，由低位是否计满来决定。高位的状态是否改变

12、，由低位是否计满来决定。CP: 计数脉冲计数脉冲;Q3Q2Q1Q0: 计数器的输出状态计数器的输出状态;C: 计数器的进位标志计数器的进位标志.1J1KC1F0QQ0T0=11J1KC1F1QQ1T11J1KC1F2QQ2T21J1KC1F0QQ3T3&CPCG3G2G1Q3为高位为高位;Q0为低位为低位.2) 同步二同步二 进制加法计数器的特点进制加法计数器的特点(1)由由n 个触发器构成的同步二进制加法计数器的模为个触发器构成的同步二进制加法计数器的模为2n, 没有多余状态没有多余状态,状态状态利用率最高利用率最高;(2) 用用T 触发器构成的同步二进制加法计数器触发器构成的同步二进制加法

13、计数器,其电路结构其电路结构 有两条规则有两条规则: T0=1; Ti=Qi-1Qi-2Q0 (i0).(3) 同步计数器工作速度快同步计数器工作速度快3) MSI同步二进制加法计数器同步二进制加法计数器 MSI同步二进制加法计数器典型器件有同步二进制加法计数器典型器件有74161、74163等等,它们都是四位同步加法计数器它们都是四位同步加法计数器.CP RD LD ENP ENT 功能功能 0 异步清异步清 零零 1 0 同步同步 置置 数数 1 1 0 1 保持保持(包括包括CO的状态的状态) 1 1 0 保持保持(CO=0) 1 1 1 1 同步计数同步计数 74161功能表功能表16

14、15141312111091234567874161VCC CO Q0 Q1 Q2 Q3 ENT LD RD CP D0 D1 D2 D3 ENP GNDD0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16RDLDENTENPCP3CT=15CO124874161利用多片利用多片74161实现计数器的位数扩展实现计数器的位数扩展:D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16ENTENPCP3CT=15CO124874161D4Q5Q6Q7Q4R1,5DD5D6D7C5/2,3,4+M1M2G3G4CTRDI

15、V163CT=15CO124874161D8Q9Q10Q11Q8R1,5DD9D10D11C5/2,3,4+M1M2G3G4CTRDIV163CT=15CO124874161ENTENPENTENP1111111111实现模实现模212计数器方案之一计数器方案之一 2.2.异步二进制计数器异步二进制计数器1) 1) 电路组成和功能分析电路组成和功能分析由由下降边沿下降边沿触发的触发的T触发器触发器构成的四位二进制构成的四位二进制加法加法计数器计数器: :1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3RDCP电路图电路图波形图波形

16、图 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 00 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0CPQ0Q1Q2Q3如将如将电路改为：电路改为：1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3RDCP即将前一级的即将前一级的Q端和后一级的端和后一级的CP端相连，则输出波形为：端相连，

17、则输出波形为： 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 00 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 00 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0CLKQ0Q1Q2Q3二进制减法计数器波形图二进制减法计数器波形图1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3RDCLK2) 异步二进制计数器的特点异步二进制计数器的特点(1

18、)异步二进制计数器可由异步二进制计数器可由T触发器构成触发器构成,触发器之间串接触发器之间串接,(2) 低位触发器的输出低位触发器的输出,作为高位触发器的时钟作为高位触发器的时钟. 当采用当采用下降下降边沿触发器时边沿触发器时,如将如将Qi和和CPi+1相连相连,则构成则构成加法加法计数器计数器;如将如将Qi和和CPi+1相连相连,则构成则构成减法减法计数器计数器; 当采用当采用上升上升边沿触发器时边沿触发器时,如将如将Qi和和CPi+1相连相连,则构成则构成减法减法计数器计数器;如将如将Qi和和CPi+1相连相连,则构成则构成加法加法计数器计数器;用用D触发器构成二进制计数器的例子触发器构成

19、二进制计数器的例子:1DC1QQF0Q0CP1DC1QQF1Q11DC1QQF2Q21DC1QQF3Q3异步二进制异步二进制减法计数器减法计数器问问：为何种：为何种类型计数器类型计数器(2) 异步二进制计数器异步二进制计数器,由于触发器的状态翻转是由低位向由于触发器的状态翻转是由低位向 高位逐级进行的，因此高位逐级进行的，因此,计数计数速度较低速度较低.(3) 若若CP脉冲的频率为脉冲的频率为f , 则则Q0、Q1、Q2、Q3 输出脉冲的输出脉冲的 频率分别为频率分别为 f、 f、 f、 f 。常称这种计数器为常称这种计数器为分频器分频器。141218 1164.同步十进制同步十进制8421B

20、CD码计数器码计数器1) 电路组成和逻辑功能分析电路组成和逻辑功能分析1J1KC1F0QQ0 11J1KC1F1QQ11J1KC1F2Q1J1KC1F0QCPQQQQ3Q2Q&C1&Q3 Q0Q1 Q0Q3 Q0Q3Q0Q2Q1Q0驱动方程和输出方程：驱动方程和输出方程：T0=1T1=Q3Q0nnT2=Q1Q0nnT3=Q2Q1Q0+Q3Q0nnnnnC=Q3Q0nn 同步十进制加法计数器状态图同步十进制加法计数器状态图有效状态圈有效状态圈无效状态无效状态无效状态无效状态00000001001000110100010101100111100010011110111111001101101110

21、10100000000000110Q3Q2Q1Q0/C/1计数器的自启动特性计数器的自启动特性 时序电路由于某种原因进入时序电路由于某种原因进入无效状态无效状态,若在若干个时钟若在若干个时钟脉冲作用下脉冲作用下,能自行返回到某个能自行返回到某个有效状态有效状态,进入有效循环圈进入有效循环圈,则称该电路则称该电路具有具有自启动特性自启动特性.否则就否则就不具有不具有自启动特性自启动特性. 在上述设计中，得到的结果在上述设计中，得到的结果正好正好能自启动。能自启动。 否则要否则要修改修改设计设计3) MSI同步十进制计数器同步十进制计数器D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+

22、M1M2G3G4CTRDIV10RDLDENTENPCP3CT=9CO124874160 74160为中规模集成同步为中规模集成同步十进制加法计数器十进制加法计数器,其逻辑其逻辑符号、功能表、引脚图均符号、功能表、引脚图均和同步二进制计数器和同步二进制计数器74161类同类同.1615141312111091234567874160VCC RCO Q0 Q1 Q2 Q3 ENT LDCLR CLK D0 D1 D2 D3 ENP GNDD0Q1Q2Q3Q0CT=01,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10CLRLDENTENPCLK3CT=9RCO124874160

23、CLK CLR LD ENP ENT 功能功能 0 异步清异步清 零零 1 0 同步同步 置置 数数 1 1 0 1 保持保持(包括包括CO的状态的状态) 1 1 0 保持保持(CO=0) 1 1 1 1 同步计数同步计数 74160功能表功能表6. 任意进制计数器任意进制计数器 利用已有的中规模集成计数器利用已有的中规模集成计数器,经外电路的不同连接经外电路的不同连接,以得到所需以得到所需任意进制计数器任意进制计数器,是数字电路中的一项是数字电路中的一项关键关键技技术术.1) 反馈复位法反馈复位法控制异步清零端控制异步清零端RD来获得任意进制计数器。来获得任意进制计数器。CPQ0Q1Q2波形

24、图波形图000001010011100101110Q2Q1Q0状态图状态图D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=9CO124874160&原理图原理图11RDLD1例：试用例：试用74160构成模构成模6加法计数器。加法计数器。例：试用四位二进制计数器例：试用四位二进制计数器74161构成模构成模10计数器。计数器。D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO124874161&原理图原理图11RDLD100000001001000110

25、100010101100111100010011010Q3Q2Q1Q0状态图状态图复位法的缺点：复位法的缺点： 存在一个极短的过渡状态；存在一个极短的过渡状态； 清零的可靠性较差。清零的可靠性较差。提高清零可靠性的改进电路：提高清零可靠性的改进电路：当当CP上升沿到达，上升沿到达，使输出为使输出为0110时，时，门门G1输出为输出为0，G2输出为输出为1，G3输出输出为为0。G3输出的输出的0信号使清零有效，信号使清零有效，该信号在该信号在CP=1期期间不变。间不变。D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=9CO124

26、874160&11RDLD1&G1G2G32) 反馈置位法反馈置位法(置数法置数法)利用计数器的预置数控制端来获得任意进制计数器利用计数器的预置数控制端来获得任意进制计数器.例例: 试用试用74161实现模实现模10计数器计数器.0000000100100011010001010110011110001001Q3Q2Q1Q0状态图状态图D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO124874161&原理图原理图11RDLD10110011110001001101010111100110111101111Q3Q2Q1

27、Q0状态图状态图D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO1248741611原理图原理图11RDLD10110模模10计数器的另一种方案计数器的另一种方案思考题：用思考题：用74161构成构成5421BCD码计数器码计数器.0000000100100011010010001001101010111100Q3Q2Q1Q0状态图状态图D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO124874161111RDLD10001例例: 试用试用7

28、4161构成一个可控模构成一个可控模10 计数器计数器,要求要求:X=1,电路为电路为5421BCD码码计数器计数器;X=0,电路为电路为8421BCD码码计数器计数器.D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO124874161&11RDLD0001X&X用置数法用置数法构成构成5421BCD码计数器码计数器用用复位法构成复位法构成8421BCD码计数器码计数器CP RD LD ENP ENT 功能功能 0 异步清异步清 零零 1 0 同步同步 置置 数数 1 1 0 1 保持保持(包括包括CO的状态的状态)

29、1 1 0 保持保持(CO=0) 1 1 1 1 同步计数同步计数 74161功能表功能表1615141312111091234567874161VCC CO Q0 Q1 Q2 Q3 ENT LD RD CP D0 D1 D2 D3 ENP GNDD0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16RDLDENTENPCP3CT=15CO124874161下面例子介绍下面例子介绍 用用MSI设计设计序列信号发生器序列信号发生器. 序列信号发生器在数字设备中具有重要作用序列信号发生器在数字设备中具有重要作用.序列信号序列信号发生器有两种类型发生器有两种类型

30、: 1) 计数型计数型,由计数器辅以组合电路组成由计数器辅以组合电路组成; 2) 移存型移存型,由移位寄存器辅以组合电路组成由移位寄存器辅以组合电路组成.例例: 试设计一个能产生序列信号为试设计一个能产生序列信号为0101101的计数型序的计数型序 列信号发生器列信号发生器.解解: 1) 根据序列信号的长度根据序列信号的长度M(本例为本例为7),设计模设计模M计数器计数器; (本例计数器选用本例计数器选用74161,并用置数法实现模并用置数法实现模7计数器计数器) 2) 将计数器的输出将计数器的输出Q2Q1Q0作为输入作为输入,序列信号作为输序列信号作为输 出出, 列出真值表列出真值表;3)

31、根据真值表根据真值表,求出组合逻辑关系表达式求出组合逻辑关系表达式;4) 画逻辑图画逻辑图.Q2 Q1 Q0 Z 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 1Q2Q1Q000011110011110001Z=Q2Q0+Q2Q0 =Q2 Q0Q1Q2Q3Q0R1,5DC5/2,3,4+M1M2G3G4CTRDIV16RDLDENTENPCP3CT=15CO124874161&1=1Z11.1.3 移位寄存器型计数器移位寄存器型计数器 移位寄存器型计数器移位寄存器型计数器,是指在移位寄存器的基础上加反是指在移位寄存器的基础上加反馈电

32、路而构成的具有特殊编码的同步计数器馈电路而构成的具有特殊编码的同步计数器. 移位寄存器型计数器的状态转移符合移位寄存器的规移位寄存器型计数器的状态转移符合移位寄存器的规律律,即除去第一级外即除去第一级外,其余各级满足其余各级满足: Qi =Qi-1 n+1n移位寄存器型计数器框图移位寄存器型计数器框图1DC1QF0CP1DC1QF11DC1QFn-1反馈逻辑电路反馈逻辑电路1. 环形计数器环形计数器1) 电路组成电路组成1DC1QF0CP1DC1QF11DC1QF31DC1QF2(以四位以四位环形计数器为例环形计数器为例)特点特点: 将串行输出端将串行输出端和串行输入端和串行输入端相连相连.2

33、)环形计数器状态图环形计数器状态图1110 01111101 10111100 01101001 00111000 01000001 00100101 10100000 1111有效循环有效循环无效循环无效循环3) 实现自启动的方法实现自启动的方法 可利用触发器的置位可利用触发器的置位 和复位端，将电路初和复位端，将电路初 始状态预置成有效循始状态预置成有效循 环中的某一状态；环中的某一状态； 重新设计反馈电路，重新设计反馈电路， 使电路具有自启动使电路具有自启动 特性。设计方法如特性。设计方法如 下：下： (1) 列表确定反馈函数列表确定反馈函数f;Q0 Q1 Q2 Q3 Q0 Q1 Q2

34、Q3 f 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 1 0 0 1 0 1 0 0 1 0 0 0 1 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 0 1 0 0 1 0 1 0 0 0 1 0 1 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 n+1n+1n

35、+1n+1nnnn(2) 作反馈函数作反馈函数f 的卡诺图的卡诺图,求求f 的最简表达式的最简表达式;00 01 11 1000011110Q0Q1Q2Q31 1f=Q0Q1Q2(3) 画逻辑图画逻辑图1DC1QF0CP1DC1QF11DC1QF31DC1QF2&QQQQf4) 用用MSI构成的能自启动环形计数器构成的能自启动环形计数器3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41/210M03SASBCPSRG4741941000111如输出均为如输出均为0,则通则通过过 DSR移入移入1,进入进入有效有效 循环循环;否则经否则经过移位过移位, 总会将总会将1

36、移到移到Q3处处,电路进电路进入置数状态入置数状态,置入置入1000,进入有效循环进入有效循环状态状态5) 环形计数器的特点环形计数器的特点 环形计数器附带有译码器功能环形计数器附带有译码器功能; 环形计数器的输出波形为环形计数器的输出波形为顺序脉冲顺序脉冲;CPQ0Q1Q2Q3常称常称环形计数器为环形计数器为顺序脉冲发生器顺序脉冲发生器. 环形计数器的缺点是状态利用效率低环形计数器的缺点是状态利用效率低, n 个触发器构成个触发器构成的环形计数器仅有的环形计数器仅有n 个有效状态个有效状态, 有有2n-n个无效状态个无效状态.2. 扭环形计数器扭环形计数器1) 电路组成和逻辑功能分析电路组成

37、和逻辑功能分析1DC1QF0CP1DC1QF11DC1QF31DC1QF2D0=Q30010 1001 0100 10100101 1011 0110 1101无效循环无效循环0000 1000 1100 11100001 0011 0111 1111有效循环有效循环0010 1001 0100 10100101 1011 0110 11010000 1000 1100 11100001 0011 0111 1111可在可在无效循环圈内选合适的状态无效循环圈内选合适的状态,通过修改反馈函数通过修改反馈函数,达到达到自启动的目的自启动的目的.00 01 11 1000011110Q0Q1Q2Q3

38、1 0 0 11 0 0 11 0 0 11 0 0 1 原状态图原状态图D0=Q300 01 11 1000011110Q0Q1Q2Q31 0 0 11 0 0 11 1 0 11 1 0 1修改后的状态图修改后的状态图D0=Q3+Q0Q2(可有多种方案可有多种方案)2) 实现自启动的方法实现自启动的方法0010 1001 0100 10100101 1011 0110 11010000 1000 1100 11100001 0011 0111 11113) 用中规模集成移位计数器构成扭环形计数器用中规模集成移位计数器构成扭环形计数器3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D

39、2,4DDSRC41/210M03SASBCPSRG4741940000110&110010 1001 0100 10100101 1011 0110 11010000 1000 1100 11100001 0011 0111 1111Q0Q1Q2Q3DSR=Q3+Q1Q2Q04) 扭环形计数器的特点扭环形计数器的特点 扭环形计数器输出码为循环码，能有效防止冒险现象扭环形计数器输出码为循环码，能有效防止冒险现象; 扭环形计数器的输出波形为扭环形计数器的输出波形为：CPQ0Q1Q2Q3 扭环形计数器状态的利用效率比环形计数器高扭环形计数器状态的利用效率比环形计数器高, n 个触个触 发器构成的环

40、形计数器有发器构成的环形计数器有2n个有效状态个有效状态, 有有2n-2n个无效个无效 状态状态.例例: 试设计一个能产生序列信号为试设计一个能产生序列信号为00011101的移位型序列的移位型序列 信号发生器信号发生器.解解: 移位型序列信号发生器的一般框图为移位型序列信号发生器的一般框图为 组合电路组合电路移位寄存器移位寄存器 输出输出F11.1.4 用用MSI设计同步时序逻辑电路设计同步时序逻辑电路工作原理工作原理: 将移位寄存器和外将移位寄存器和外围组合电路构成一个围组合电路构成一个移存型计移存型计数器数器，使该计数器的，使该计数器的模模和要产和要产生的序列信号的生的序列信号的长度长度

41、相等，并相等，并使移位寄存器的串行输入信号使移位寄存器的串行输入信号F（即组合电路的输出信号）即组合电路的输出信号）和所要产生的序列信号相一致。和所要产生的序列信号相一致。组合电路组合电路移位寄存器移位寄存器 输出输出F 设计方法：设计方法： 序列长度为序列长度为8，考虑用，考虑用3位移位寄存器。选用位移位寄存器。选用74194。仅。仅使用使用74194的的Q0、Q1和和Q2。 状态划分状态划分0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 1S1S2S3S4S5S6S7S8S1Si=Q0Q1Q2S1=000S2=100S3=110S4=111S5=011S6=101S7=010S

42、8=001S1=000右移右移串串行输入行输入输出输出 求右移串行输入信号求右移串行输入信号DSR外围组合电路用四选一外围组合电路用四选一MUX实现，取实现，取Q1Q2为地址，则：为地址，则：Q0Q1Q2nnn00 01 11 10 0100001111D0=1 D3=Q0 D1=0 D2=Q03,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41/210M03SASBCPSRG4741941101010123G03MUX10输出输出Y 画电路图画电路图 状态划分状态划分 试设计一个能产生序列信号为试设计一个能产生序列信号为10110的移位型序列的移位型序列 信号发生器

43、信号发生器.例：例：解：解：由于序列长度为由于序列长度为5，先对序列按，先对序列按3位划分。位划分。1 0 1 1 0 1 0 s1s2s3s4s5101 011 110010 101Q1Q2Q3在在S1时，要求时，要求DSL=1在在S4时，要求时，要求DSL=0对序列按对序列按4位划分：位划分：1 0 1 1 0 1 0 1 1 0 s1s2s3s4s51011 0110 11010101 1010Q0Q1Q2Q3 求求左左移串行输入信号移串行输入信号DSL00 01 11 1000011110Q0Q1Q2Q301110F=Q0n+Q3n=Q0n Q3n=DSL 经检查电路可以进行自启动经检

44、查电路可以进行自启动3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSLC41/210M03SASBCPSRG474194011输出输出&11.2 时序逻辑电路的分析方法时序逻辑电路的分析方法分析目的分析目的: 所谓分析，就是由给定电路，来找出电路的所谓分析，就是由给定电路，来找出电路的功功能能。对时序逻辑电路而言，本质上是求。对时序逻辑电路而言，本质上是求电路在不同的外部电路在不同的外部输入和当前状态条件下的输出情况和状态转换规律输入和当前状态条件下的输出情况和状态转换规律. 同步同步时序逻辑电路和时序逻辑电路和异步异步时序逻辑电路有不同的分析方时序逻辑电路有不同的分析方

45、法。法。11.2.1 同步同步 时序逻辑电路的分析方法时序逻辑电路的分析方法 由于在同步时序电路中，各触发器的动作变化是在由于在同步时序电路中，各触发器的动作变化是在CP脉冲作用下脉冲作用下同时同时发生的，因此，在同步电路的分析中发生的，因此，在同步电路的分析中,只只要知道了在要知道了在当前状态下各触发器的输入当前状态下各触发器的输入（即（即驱动信号驱动信号）,就能根据触发器的就能根据触发器的特性方程特性方程,求得电路的求得电路的下一个状态下一个状态,最终最终找到电路的找到电路的状态转换规律状态转换规律。(3) 根据根据状态方程状态方程和和输出方程输出方程,列出列出状态表状态表;(4) 根据根

46、据状态表状态表画出画出状态图状态图或或时序图时序图;(5) 由由状态表状态表或或状态图状态图(或或时序图时序图)说明电路的说明电路的逻辑功能逻辑功能.分析步骤分析步骤:(1)列出时序电路的列出时序电路的输出方程输出方程和和驱动方程驱动方程(即该时序电路中即该时序电路中组合电路部分组合电路部分的逻辑函数表达式的逻辑函数表达式);(2) 将上一步所得的将上一步所得的驱动方程驱动方程代入触发器的代入触发器的特性方程特性方程,导导出出 电路的电路的状态方程状态方程;例例: 分析下列时序电路分析下列时序电路.=1=1&1QQ1J1KC1CPABZ(1) 写出写出输出方程输出方程和和驱动方程驱动方程.Z=

47、A B QnJ=AB , K=A+B(2) 写出写出状态方程状态方程.Qn+1=JQn+KQn =ABQn+(A+B)Qn =ABQn+AQn+BQn(3) 列出列出状态表状态表.A B Qn Qn+1 Z0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 010 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1(4) 列列状态图状态图.0111/000/100/001/110/101/010/011/1QAB/ZZ=A B QnQn+1=ABQn+AQn+BQn=1=1&1QQ1J1KC1CPABZA B Qn Qn+1 Z0 0 0 0 00 0 1 0

48、10 1 0 0 10 1 1 1 010 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1(5) 说明说明逻辑功能逻辑功能. 串行输入串行输出串行输入串行输出的时序全加器的时序全加器. A和和B为两个二进制加为两个二进制加数数, Qn为低位来的进位为低位来的进位,Z表示相加的结果表示相加的结果,Qn+1表示向高位表示向高位的进位的进位.例例: 分析下列时序电路的逻辑功能分析下列时序电路的逻辑功能.1J1KC1QQF01J1KC1QQF1CP&1&ZX输出方程输出方程：Z=XQ0Q1nn驱动方程驱动方程：J0=XQ1 ，K0=XJ1=X ，K1=X+Q0nn状态方程状态方程：Q

49、0 =XQ1Q0+XQ0 =X(Q0+Q1)Q1 =XQ1+X+Q0Q1 =X(Q0+Q1)n+1n+1nnnnnnnnnn由由JK触发器的特性方程：触发器的特性方程：Qn+1=JQn+KQn状态表状态表X Q1 Q0 Q1 Q0 Z0 0 0 0 0 00 0 1 0 0 00 1 0 0 0 00 1 1 0 0 01 0 0 1 0 01 0 1 1 1 01 1 0 0 1 01 1 1 1 1 1nnn+1n+1001001110/00/00/00/01/01/01/01/1状态图状态图Q1Q0X/Z功能功能: 1111序列检测器序列检测器输出方程：输出方程：Z=XQ0Q1nn状态方

50、程：状态方程：Q0 =XQ1Q0+XQ0 =X(Q0+Q1)Q1 =XQ1+X+Q0Q1 =X(Q0+Q1)n+1n+1nnnnnnnnnn11.3 同步时序逻辑电路设计方法同步时序逻辑电路设计方法11.3.1 用用SSI设计同步时序逻辑电路设计同步时序逻辑电路由由触发器设计同步时序逻辑电路的一般步骤：触发器设计同步时序逻辑电路的一般步骤：(1) 根据逻辑要求根据逻辑要求,建立原始状态表或原始状态图建立原始状态表或原始状态图;(2) 利用状态化简技术利用状态化简技术,简化原始状态表简化原始状态表,消去多余状态消去多余状态;(3) 状态分配或状态编码状态分配或状态编码,即将简化后的状态用二进制代

51、码即将简化后的状态用二进制代码 表示表示; (4) 选择触发器类型选择触发器类型,并根据编码后的状态表求出驱动方程并根据编码后的状态表求出驱动方程 和输出方程和输出方程; (5) 检查自启动性检查自启动性,若在所设计电路中存在无效状态若在所设计电路中存在无效状态,则必须则必须 检查电路能否自启动检查电路能否自启动,如果不能自启动如果不能自启动,则需则需修改设计修改设计;(6) 画出逻辑图画出逻辑图.例例: 试设计一个试设计一个“111”序列检测器序列检测器.要求要求: 当连续输入当连续输入三个三个 或或三个以上三个以上“1”时时,输出为输出为“1”,否则输出为否则输出为“0”.X: 0 1 1

52、 0 1 1 1 0 1 1 1 1 0Z: 0 0 0 0 0 0 1 0 0 0 1 1 0解解: (1) 建立原始状态表建立原始状态表S0: 输入输入0以后的状态以后的状态;(即未收即未收 到一个到一个“1”以前的状态以前的状态)S1: 输入一个输入一个“1”以后的状态以后的状态; S2: 连续输入二个连续输入二个“1”以后的状态以后的状态; S3: 连续输入三个或三个以上连续输入三个或三个以上“1” 以后的状态以后的状态S0 S0/0 S1/0S1 S0/0 S2/0S2 S0/0 S3/1S3 S0/0 S3/1 0 1XSS0 S1S3 S21/01/01/10/00/00/00/

53、01/1X/Z原始状态图原始状态图S0 S1S3 S21/01/01/10/00/00/00/01/1X/Z状态状态S2和和S3 在相同的输入下有相同的输出在相同的输入下有相同的输出,而次态也相同而次态也相同,称称S2和和S3两个状态等价两个状态等价.等价状态仅需保留一个等价状态仅需保留一个. 这里这里,去除去除S3, 保留保留S2, 可得简化状态图可得简化状态图.(2) 状态化简状态化简S0 S1 S21/01/01/10/00/00/0X/ZS0 S1 S21/01/01/10/00/00/0X/Z(3) 状态编码状态编码 3个个状态状态,需要需要2个触发器个触发器,每个状态用每个状态用2

54、位二进制编码位二进制编码.00 01 101/01/01/10/00/00/0X/Z00 00/0 01/001 00/0 10/011 10 00/0 10/1 0 1XQ1Q0/nnQ1 Q0 /Zn+1n+1 本例如选用本例如选用D触发器触发器00 00/0 01/001 00/0 10/011 10 00/0 10/1 0 1XQ1Q0/nnQ1 Q0 /Zn+1n+1Qn Qn+1 D 0 0 0 0 1 1 1 0 0 1 1 100 0 001 0 11110 0 1 0 1XQ1Q0nnD1=X(Q0+Q1)nn00 0 101 0 01110 0 0 0 1XQ1Q0nn D

55、0=XQ0Q1nn00 0 001 0 01110 0 1 0 1XQ1Q0nn Z=XQ1n(4) 选择触发器类型选择触发器类型,求驱动方程和输出方程求驱动方程和输出方程;(5) 检查自启动特性检查自启动特性本例本例存在无效状态存在无效状态Q1Q0=11,由上面卡诺图可见由上面卡诺图可见: 当当Q1Q0=11时时,若若X=0,则则D1D0=00, 次态为次态为00; 当当Q1Q0=11时时,若若X=1,则则D1D0=10, 次态为次态为10;结论结论: 能自启动能自启动.(6) 画逻辑图和完整的状态图画逻辑图和完整的状态图.1DC1QF0CP1DC1QF1&QQ1X & &Z00 0111 101/01/01/10/00/00/00/01/1完整状态图完整状态图Q1Q0X/Z