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1、华侨大学IC设计中心数模混合信号集成电路设计数模混合信号集成电路设计第二讲 ADC华侨大学电子与信息工程学院电子工程系杨骁 凌朝东1华侨大学IC设计中心Analog-To-Digitaln自然所有的界物理量如声音、光、 温度等都是以模拟信号的形式存在n随着现代集成电路器件尺寸不断减小，速度不断加快，集成度不断提高，廉价、高速的数字集成电路大量出现,这些数字集成电路能够完成相当复杂的数字信号处理任务 n 数字信号处理技术具有更多的优势：便于传输、计算、存储等优点.一般都采用把复杂的信号处理任务放在数字域来完成，从而降低整个系统的设计难度、成本和功耗。 A/DA/D和和D/AD/A是连接模拟和数字
2、的桥梁是连接模拟和数字的桥梁 2华侨大学IC设计中心ADC/DAC3华侨大学IC设计中心常见的ADC全并行Flash ADC逐次逼近(Successive Approximation) ADC流水线 (Pipelined) ADCSigma Delta ADC折叠 (Folding) ADC两步型 (Two-Step Flash) ADC 内插型(Interpolating) ADC 算法(Algorithmic ) ADC4华侨大学IC设计中心常见的模数转换器结构n 精度与速度的折衷精度与速度的折衷5华侨大学IC设计中心在数据采集系统中存在两种信号：在数据采集系统中存在两种信号： 模拟信号模
3、拟信号 数字信号数字信号 信号信号种类种类被采集物理量的电信号。被采集物理量的电信号。计算机运算、处理的信息。计算机运算、处理的信息。6华侨大学IC设计中心模拟信号的数字化处理（模拟信号的数字化处理（ ADC基本过程）ADC包括两个过程：1、采样（时间离散化）2、量化（幅度离散化）7华侨大学IC设计中心采样过程（时间离散化）n采样过程即把连续时间离散化，这一过程必须满足奈奎斯特采样定理，即采样频率必须大于2倍的奈奎斯特频率，也就是采样频率大于奈奎斯特率。如果不满足采样定理，采样过程就会产生信号频谱的混叠。为了避免信号频谱的混叠，信号在采样前必须通过一个抗混叠滤波器，把信号变为一个带限信号。这个
4、过程可逆。实用的办法是加入保持器。常用的为零阶保持器。8华侨大学IC设计中心量化（幅度离散化）n量化过程就是把模拟信号的连续幅值离散化，用有限的数字去表示模拟信号幅值的大小。量化过程是不可逆的，经过量化得到的数字信号不可能不失真地恢复到原来信号，它必定要引入量化误差或量化噪声。 9华侨大学IC设计中心冲激串抽样 = =当当当当 时时时时* *= =当当当当 时时时时从频谱图可以看出：要使各频移不重叠，抽样从频谱图可以看出：要使各频移不重叠，抽样频率频率 s s 2 2 mm， m m 为为f f (t)(t)的频谱的频谱F(jF(j ) )的最高频率。的最高频率。否则，否则， s s 2 2
5、mm ，抽样信号的频谱会出现混叠。，抽样信号的频谱会出现混叠。根据频域卷积定理：根据频域卷积定理：根据频域卷积定理：根据频域卷积定理：10华侨大学IC设计中心信号重建11华侨大学IC设计中心量化n量化过程把模拟信号的连续幅值离散化，用有限的数字去表示模拟信号幅值的大小。量化过程是不可逆的，经过量化得到的数字信号不可能不失真地恢复原信号，它必定要引入量化误差或量化噪声。根据量化过程中量化器的输入与输出的关系，可分为均匀量化和非均匀量化，大多数模数转换器采用均匀量化器。12华侨大学IC设计中心ADC一些基本概念表示能够分辨的最小输入模拟量 表示相邻的数字输出量之间的间隔，量化台阶 理想ADC位数与
6、量化台阶数M的关系：3bit 则有7个量化台阶数量化器的量化误差在0 /2之间变化 13华侨大学IC设计中心量化噪声假设量化误差为加性白噪声后，可以得到其统计参数：均值m及方差2。均值m表示了量化噪声的直流分量，方差2则表示了除去直流分量后，量化噪声的平均功率。14华侨大学IC设计中心n如果量化噪声为白噪声，则其概率密度函数如图 所示，其代数表达式为：量化噪声概率密度函数 15华侨大学IC设计中心理想ADC的SNRn若输入信号为峰峰幅值等于2A（幅值为A）的正弦信号，要使量化器不发生过载，则A的最大值为VFS/2，输入信号的平均功率为： n则量化器理论上能得到的最大信号噪声比为 量化器每增加一
7、位，其SNR增加大约6dB。 16华侨大学IC设计中心理想ADC的特性n精度：n 1LSB=D=VFS/2Nn模拟输入范围：n -0.5D(2N-0.5)D对于3位ADC：-0.5D7.5D17华侨大学IC设计中心量化误差的定义n量化误差：模拟输入与数字输出经过理想DAC之后的差值，n也称为余量电压或量化噪声18华侨大学IC设计中心量化误差曲线n斜坡信号输入也称为余量曲线19华侨大学IC设计中心n正弦信号输入20华侨大学IC设计中心ADC的动态范围n假定电路噪声1 DNL的重要性质：38华侨大学IC设计中心存在失码和非单调性时的DNL 存在失码时，DNL为最小值-1（DNL不可能小于-1） 转
8、换特性存在非单调性时：|DNL|1 DNL的重要性质：39华侨大学IC设计中心静态性能指标n积分非线性(Integral Nonlinearity, INL) :ADC的实际转换曲线与理想转换曲线之间的偏差。积分非线性表示了ADC器件在所有的数值点上对应的模拟值和真实值之间误差最大的那一点的误差值，也就是输出数值偏离线性最大的距离。（ LSB ）。INL是DNL误差的数学积分。40华侨大学IC设计中心ADC的积分非线性(INL)INL定义： 实际码转折点电压转折点电压与理想转折点电压之差方法：1.连接两个端点去除失调、满幅度和增益误差，2.得出理想的转换特性3.测INL41华侨大学IC设计中心
9、求INL的方法方法1：用上述方法直接测量求解，码m的INL为方法2：根据DNL计算INL可以证明：INL是DNL的累加和42华侨大学IC设计中心求解INL的例子43华侨大学IC设计中心44华侨大学IC设计中心静态性能指标n总之，非线性微分和积分是指代码转换与理想状态之间的差异。非线性微分(DNL)主要是代码步距与理论步距之差，而非线性积分 (INL)则关注所有代码非线性误差的累计效应。对一个ADC来说，一段范围的输入电压产生一个给定输出代码，非线性微分误差为正时输入电压范围比理想的大，非线性微分误差为负时输入电压范围比理想的要小。从整个输出代码来看，每个输入电压代码步距差异累积起来以后和理想值
10、相比会产生一个总差异，这个差异就是非线性积分误差。 45华侨大学IC设计中心ADC动态性能指标n静态特性INL和DNL不能反映ADC抑制噪声的特性以及信号频率对性能的影响n信噪比(Signal-to-Noise-Ratio, SNR)：信号功率与指定信号带宽内除去谐波之后的所有噪声功率之比，一般用 dB来表示。SNR与输入信号的幅度和频率有关，并随着输入信号幅值减小而减小。n信号噪声谐波失真比(Signal-to-Noise-Plus-Distortion Ratio，SNDR)：信号功率与指定信号带宽内所有噪声功率(包括谐波分量)之比。它测量的是输出信号所有传递函数非线性加上系统所有噪声(量
11、化、抖动和假频)的累积效果。与SNR相比，SNDR隐含地表示了电路的非线性失真问题。理想的ADC的SNR与SNDR相等，等于SNR=SNDR=6.02B+1.76dB。系统内部噪声会SNR小于理论值，可能造成误差的原因包括：器件量化误差、器件内部噪声和非线性噪声。 46华侨大学IC设计中心ADC动态性能指标n动态性能指标n无杂散动态范围(Spurius-Free Dynamic Rage，SFDR)：信号功率与指定信号带宽内最大噪声功率之比，一般最大噪声为谐波信号，所以有时也定义为信号功率与指定信号带宽内最大谐波功率之比。杂波通常产生于各谐波中(虽然并不总是这样)，它表示器件输入和输出之间的非
12、线性。在频域中，SFDR是衡量线性特性的有效方法。 47华侨大学IC设计中心ADC动态性能指标n动态性能指标n总谐波失真(Total Harmonic Distortion，THD)：信号功率与所有谐波分量功率和之比，在实际计算时，只计算前几次的谐波分量(一般为前6次谐波)，而忽略高次谐波分量。48华侨大学IC设计中心ADC动态性能指标n动态性能指标n有效位数(Effective Number of Bits, ENOB)：有效位数ENOB是在ADC器件信噪比基础上计算出来的，它将传输信号质量转换为等效比特分辨率。通过使用快速傅立叶变换（FFT）算法来计算离散傅立叶变换（DFT），制造商可以测
13、量ADC模块的SNDR，并用其来计算有效位数（ENOB）:49华侨大学IC设计中心ADC动态性能指标50华侨大学IC设计中心ADC动态性能指标nDatasheet中所指的16 bit是 ADC输出的位数(而不是ADC的有效位数ENOB),一般而言，它指无丢码（No Missing Codes)精度。n无丢码：当输入信号电压ADC满刻度输入范围内扫描（即从最小值到最大值逐渐变化），所有可能的数字码都将在ADC的输出出现。51华侨大学IC设计中心ADC动态性能指标n动态性能指标n优良指数(Figure of Merit，FoM)：衡量不同带宽和精度ADC在功耗方面的性能，功率效率 。52华侨大学I
14、C设计中心动态指标n动态特性：SNR、SNDR、SFDRn测试方法：输入一个理想正弦波，对ADC的转换结果进行DFT分析，得出动态特性53华侨大学IC设计中心DFT分析nDFT：输入为N个等时间间隔的转换结果（间隔为1/fs）n输出为0fs之间的N条等间距的频率谱线，间距为fs/N，且关于fs/2对称n若N=2k，可以用FFT快速算法计算DFTn理想正弦信号的DFT为单线谱：只有正弦频率处有输出，其余谱线为054华侨大学IC设计中心时域取值为整数周期的影响频谱泄漏整周期，输出为单根直线整周期，输出为单根直线非整周期，输出频谱泄漏非整周期，输出频谱泄漏不是不是ADC性能的反映，必须杜绝性能的反映
15、，必须杜绝理想正弦输入理想正弦输入55华侨大学IC设计中心频谱泄漏的原因nDFT计算：有限长序列周期沿拓实现无现场序列，若非整周期造成信号失真56华侨大学IC设计中心频谱泄漏的解决方法n方法1：n相干采样，使输入信号频率与采样频率关联，严格保证整周期fs采样频率；fin-输入信号频率N-FFT分析的点数（4096、8192、）M-fin的周期数例：fs=40M，N=1024，M=89, fin= 3.4765625MHzn常用在仿真中，可以精确地设置输入信号频率n实际测试时，受到信号源频率精度的限制,难以保证整周期57华侨大学IC设计中心频谱泄漏的解决方法n方法2：对时域序列加窗处理（Hann
16、ing 或Nuttall）n测试常用方法，点数越多越精确58华侨大学IC设计中心根据DFT结果计算动态性能nSNR信号信号噪声噪声59华侨大学IC设计中心实际ADC的频谱n信号n直流分量n谐波失真n噪声60华侨大学IC设计中心ENOB通常比N小1.4左右nSNRPnoise: DFT结果中除信号分量、DC分量和各次谐波分量之外的所有分量功率之和nSNDRnSFDR（无失真动态范围）nENOB（有效精度）61华侨大学IC设计中心主要内容nADC的概述nADC性能指标分析与测试方法nCMOS采样电路n开关的导通电阻引入的非理想性n开关的时钟馈通和电荷注入n采样保持器结构nCMOS ADC的结构62
17、华侨大学IC设计中心主要内容nADC的概述nADC性能指标分析与测试方法nCMOS采样电路n开关的导通电阻引入的非理想性n开关的时钟馈通和电荷注入n采样保持器结构nCMOS ADC的结构63华侨大学IC设计中心理想采样保持电路n准确名称：跟踪保持（track and hold）64华侨大学IC设计中心实际采样保持电路的问题n开关导通电阻引入的非理想性n导通电阻引入噪声n导通电阻限制了带宽，限制转换速度n导通电阻是输入信号的函数，存在非线性，造成SFDR降低n开关的电荷注入和时钟馈通65华侨大学IC设计中心问题1：kT/C噪声n导通电阻与电容C形成低通滤波器，产生的输出噪声功率为kT/C（与电阻
18、大小无关），在高精度ADC中有较大影响n要求：kT/C量化噪声功率n由此，可根据转换精度确定采样电容的大小66华侨大学IC设计中心 采样电容与转换精度的关系n电容面积限制了乃奎斯特率ADC精度的提高n过采样ADC可以降低对电容面积的要求67华侨大学IC设计中心问题2：导通电阻对速度的影响n导通电阻和采样电容确定了时间常数n输出电压稳定到误差小于1LSB需要一定的时间，由此可确定最高采样频率68华侨大学IC设计中心导通电阻确定速度、精度和电容都要求低导通电阻69华侨大学IC设计中心开关的导通电阻（线性区工作）电阻不为常数：信号越大，导通电阻越大引入非线性70华侨大学IC设计中心增加采样时间可降低
19、电阻引入的非线性 HD2=-69.5dBFSHD3=-76.371华侨大学IC设计中心电源电压对非线性的影响n电源电压增加对三次谐波改善更明显72华侨大学IC设计中心ADC的SFDR优化措施nSFDR对采样的非线性很敏感n解决措施：n增大开关尺寸，降低电阻n增加了开关的电荷注入n增加了漏源的非线性结电容，引入其他非线性n增大VDD/VFSn降低了动态范围n互补开关n使VGS恒定并最大化73华侨大学IC设计中心措施1：互补CMOS开关互补开关在电源电压较高时，能显著改善开关性能低电源电压使工作范围减小74华侨大学IC设计中心措施2：Boot开关实现恒定VGS采样n基本思想开关导通时，栅电压VG为
20、VDD+Vin使VGS始终等于VDD降低了导通电阻，并去除了非线性75华侨大学IC设计中心实用的Boost开关电路VDD倍增电路76华侨大学IC设计中心VDD倍增77华侨大学IC设计中心C1、C2下极板的电压0VDD变化上极板电压VDD2VDD变化78华侨大学IC设计中心恒定VGS的实现79华侨大学IC设计中心80华侨大学IC设计中心主要内容nADC的概述nADC性能指标分析与测试方法nCMOS采样电路n开关的导通电阻引入的非理想性n开关的时钟馈通和电荷注入n采样保持器结构nCMOS ADC的系统结构81华侨大学IC设计中心时钟馈通和电荷注入n时钟信号由高到低变化时输出产生失调电压n时钟馈通n
21、电荷注入82华侨大学IC设计中心时钟馈通和电荷注入分析（1）Case1：时钟下降速度慢的情况：n开关关断之前沟道仍然存在，沟道电荷可以泄放到端，不存在电荷注入n只受时钟馈通影响83华侨大学IC设计中心包含CDB，大小随Vin变化，引入非线性84华侨大学IC设计中心时钟馈通和电荷注入分析（2）Case2：时钟下降速度很快的情况：n没有沟道，电荷无法泄放，均匀地注入到端和D端n失调电压同时受到时钟馈通和电荷注入的85华侨大学IC设计中心在工作速度范围内，尽量使时钟下降的慢些，可以减轻电荷注入的影响，但时钟馈通依然存在86华侨大学IC设计中心开关的时钟速度对失调的影响87华侨大学IC设计中心时钟馈通
22、和电荷注入的解决措施n措施1：互补CMOS开关n若NMOS和PMOS的尺寸相同，可以起到较好的改善作用nN管和P管迁移率不同，引起导通电阻的非线性88华侨大学IC设计中心措施2：增加dummy管选择L1=L2，W1=2W2，可以显著抵消电荷注入问题：1. 要保证时钟的上升和下降匹配； 2. 开关两端阻抗匹配使Q1平分到两端； 3. dummy管增加了寄生电容，降低了带宽89华侨大学IC设计中心措施3：差动采样失调误差可抵消不能消除非线性误差（与信号有关的误差）90华侨大学IC设计中心措施4：下极板采样M2比M1提前一点时间关断，使Cs的下极板没有到地的通路当M1关断时，M1的电荷无法注入到Cs
23、上M2的VGS是固定值，关断时引起的误差可以差动采样消除91华侨大学IC设计中心主要内容nADC的概述nADC性能指标分析与测试方法nCMOS采样电路n开关的导通电阻引入的非理想性n开关的时钟馈通和电荷注入n采样保持器结构nCMOS ADC的系统结构92华侨大学IC设计中心基于下极板采样的翻转式采样保持器f1和f2为不交叠时钟，即不能同时使开关导通f1比f1d略微提前关断，实现下极板采样93华侨大学IC设计中心跟踪相94华侨大学IC设计中心 保持相95华侨大学IC设计中心处在信号通路上，采用boosted的恒定VGS开关，减小导通电阻，增加线性度。其余开关可采样CMOS开关96华侨大学IC设计
24、中心实用的差动形式的翻转式采样保持器闭环增益等于1反馈系数等于1，必须保证运放的稳定性和速度单级的增益提高性运放为首选结构97华侨大学IC设计中心下极板采样的电荷再分布式SHAn f1相：X节点的电荷： f2相：X节点的电荷电荷守恒：失调项由差动采样消除98华侨大学IC设计中心99华侨大学IC设计中心差动电荷再分布的输入输出可实现可编程增益100华侨大学IC设计中心利用电荷再分布式结构实现运算n电荷再分布式结构跟踪相：S1和S3导通，S2关断保持相：S2导通，S1和S3关断可实现大于1的放大倍数101华侨大学IC设计中心时钟生成电路n产生双相不交叠时钟及下极板采样时钟102华侨大学IC设计中心
25、Flash ADC。103华侨大学IC设计中心Flash ADC n量化器中比较器的输出信号为温度码，所以需要译码电路来实现温度码到二进制码的转换。实现温度码到二进制码转换的译码电路有多种类型，如ROM译码器，Wallace Tree译码器，FAT Tree 译码器，多路开关(multiplexer)译码器。 温度码(y4y1)One-Out-of-N码(a5a1)二进制码(d3d1)000000001000000100010001001100100010011101000011111110000100104华侨大学IC设计中心Flash ADC n温度码到二进制码电路105华侨大学IC设计中
26、心温度码到二进制码电路n气泡问题106华侨大学IC设计中心温度码到二进制码电路n气泡问题107华侨大学IC设计中心温度码到二进制码电路n气泡问题108华侨大学IC设计中心温度码到二进制码电路n比较器亚稳态问题109华侨大学IC设计中心温度码到二进制码电路nGray编码110华侨大学IC设计中心温度码到二进制码电路n格雷码的使用，不但能够抑制亚稳态带来的问题，还可以减小气泡的影响，当气泡的数量增加时，格雷码的输入仍然与无气泡时温度码对应的格雷值，从而可得到合理近111华侨大学IC设计中心主要内容nADC的概述nADC性能指标分析与测试方法nCMOS采样电路nCMOS比较器nCMOS ADC的结构
27、112华侨大学IC设计中心理想比较器n比较两个模拟电压的瞬时值，输出数字“0”或“1”n连续时间或分立时间n性能：n精度：增益和失调n速度：小信号带宽、建立时间、过载恢复时间n功耗n输入电容n回踢113华侨大学IC设计中心增益要求114华侨大学IC设计中心实现高增益的方法n特殊的“放大”n不要求线性n不要求连续时间，在给定的某个时刻放大n可能的实现方法：n单级放大：开环OTAn多级放大：多级电阻负载差动对级联n带正反馈的锁存器115华侨大学IC设计中心若用OTA作比较器最高频率：400KHz116华侨大学IC设计中心多级级联n影响速度的因素：单级增益和级数117华侨大学IC设计中心正反馈锁存器
28、118华侨大学IC设计中心锁存器的等效增益119华侨大学IC设计中心实际比较器的结构n在锁存器之前采样预放大的原因n失调：锁存器的失调为10100mVn共模抑制n减小回踢n消除亚稳态120华侨大学IC设计中心预放大器对失调的抑制121华侨大学IC设计中心失调消除技术122华侨大学IC设计中心nOutput Series Cancellation123华侨大学IC设计中心nInput Series Cancellation124华侨大学IC设计中心比较器实例（1）n失调消除阶段125华侨大学IC设计中心实例（2）126华侨大学IC设计中心实例(3)127华侨大学IC设计中心实例(4)n动态比较器
29、128华侨大学IC设计中心主要内容nADC的概述nADC性能指标分析与测试方法nCMOS采样电路nCMOS ADC的结构n串行ADCn逐次逼近ADCnFLSAH ADCn插值、折叠、折叠插值n流水线ADC129华侨大学IC设计中心各种ADC结构的速度和精度130华侨大学IC设计中心低速（串行）A/D转换器（单斜率）原理：斜坡电压为0时，开始计数；等于Vin时，停止计数。计数器的输出结果正比于Vin优点：简单、低功耗；INL只取决于谐波电压的线性度，与其它器件无关；缺点：速度很低；高精度时，产生斜坡电压难度大131华侨大学IC设计中心双斜率双斜率A/D转换器方块图转换器方块图 原理：积分器先对V
30、in积分（充电），再以Vref进行放电，直到积分器输出等于Vth。计数器的输出结果正比于Vin/Vref优点：无需斜坡发生器、简单缺点：速度很低；应用：绝大多数的数字万用表采用这种ADC132华侨大学IC设计中心双斜率双斜率A/D转换器的工作波形转换器的工作波形 133华侨大学IC设计中心主要内容nADC的概述nADC性能指标分析与测试方法nCMOS采样电路nCMOS ADC的结构n串行ADCn逐次逼近结构nFLSAH ADCn插值、折叠、折叠插值n流水线ADC134华侨大学IC设计中心逐次逼近（SAR）结构也称为算法型也称为算法型ADCADC135华侨大学IC设计中心主要内容nADC的概述n
31、ADC性能指标分析与测试方法nCMOS采样电路nCMOS ADC的结构n串行ADCn逐次逼近结构nFLSAH ADCn折叠插值n流水线ADC139华侨大学IC设计中心FLASH结构：高速ADC并行结构，高速转换，可达GHz结构复杂，共需要2N-1个比较器输入寄生电容大，（ 2N-1 ）个比较器的输入电容140华侨大学IC设计中心FLASH ADC 精度对设计的影响141华侨大学IC设计中心142华侨大学IC设计中心FLASH ADC的误差源n比较器输入端：n失调n输入电容的非线性n回踢噪声，影响基准n比较器输出端n 温度码中的气泡143华侨大学IC设计中心气泡的影响n常见的温度码译码电路144
32、华侨大学IC设计中心n气泡使输出出错145华侨大学IC设计中心n防气泡的译码器146华侨大学IC设计中心降低FLASH结构的复杂度nFLASH结构的优势是高速n但精度难以超过8位n功耗和面积限制n降低FLASH结构复杂度的方法n插值法n折叠法n折叠差值法n流水线结构147华侨大学IC设计中心主要内容nADC的概述nADC性能指标分析与测试方法nCMOS采样电路nCMOS ADC的结构n串行ADCn逐次逼近结构nFLSAH ADCn插值、折叠、折叠插值n流水线ADC148华侨大学IC设计中心6-bit折叠ADC157华侨大学IC设计中心折叠器实现158华侨大学IC设计中心折叠器的输入输出特性15
33、9华侨大学IC设计中心失真问题160华侨大学IC设计中心增加折叠数减小失真161华侨大学IC设计中心多折叠的波形162华侨大学IC设计中心8位折叠ADCMSB：3位，LSB：5位；直接flash：255比较器；折叠后：40个比较器163华侨大学IC设计中心折叠插值 ADC折叠可减少比较器数量，不能减小输入电容；内插相反、互补。164华侨大学IC设计中心165华侨大学IC设计中心主要内容nADC的概述nADC性能指标分析与测试方法nCMOS采样电路nCMOS ADC的结构n串行ADCn逐次逼近结构nFLSAH ADCn插值、折叠、折叠插值n两步ADC、流水线ADC166华侨大学IC设计中心两步A
34、DC单用一级时，量化误差较大，余量电压为单用一级时，量化误差较大，余量电压为e eq1用第二个用第二个ADC来对余量电压量化来对余量电压量化167华侨大学IC设计中心第二级第二级ADC的量化误差为的量化误差为e eq2168华侨大学IC设计中心169华侨大学IC设计中心170华侨大学IC设计中心两步ADC的实现存在问题存在问题1：Fine ADC精度要求很高为精度要求很高为ADC总精度总精度LSB/2存在问题存在问题2：速度问题，每增加一级需要增加一个时钟周期来完成转换速度问题，每增加一级需要增加一个时钟周期来完成转换171华侨大学IC设计中心解决措施1：级间放大增加级间增益级，增加级间增益级
35、，A=2B1两级两级ADC可以采用同样的电路可以采用同样的电路172华侨大学IC设计中心解决措施2：第二级增加采样保持两级同时工作：两级同时工作：第一级对第第一级对第n次采样进行转换并产生余量电压次采样进行转换并产生余量电压同时，第同时，第2级对级对n-1次采样的余量进行转换，次采样的余量进行转换，流水线操作，交错半个周期流水线操作，交错半个周期173华侨大学IC设计中心流水线流水线ADC原理，由多个低精度的转换级级联转换，获得高精度的输出结果每个时钟输出一次转换结果，但存在一定延迟流水线的优势：可以用数字技术校正多种ADC中的非线性误差174华侨大学IC设计中心流水线ADC的延迟175华侨大
36、学IC设计中心流水线各级的输出对齐n用锁存器延时实现各级的数据对准176华侨大学IC设计中心级间放大器使每级相同的电压范围子级位数B（通常为1、2、3）级间增益2B177华侨大学IC设计中心完整的单级电路本级转换2位级间增益为22178华侨大学IC设计中心流水线ADC的误差n子ADC误差(比较器失调)引起失码n级间放大器的失调n级间放大器的增益误差n子DAC误差179华侨大学IC设计中心流水线ADC的模型180华侨大学IC设计中心n理想情况下：nADC的总精度与子ADC的精度无关！181华侨大学IC设计中心2位位/级的流水线级的流水线ADC中的一级的结构与误差中的一级的结构与误差每级内部的子每
37、级内部的子ADCADC会产生失调误会产生失调误差和非线性误差，尤其是比较器差和非线性误差，尤其是比较器的失调电压；的失调电压；每级的子每级的子DACDAC会产生非线性误差会产生非线性误差. . 流水线中级与级之间会产生失调流水线中级与级之间会产生失调误差，误差，2 2M M(M(M为每一级子为每一级子ADCADC的位的位数数) )放大器存在增益误差放大器存在增益误差 182华侨大学IC设计中心理想输出特性 183华侨大学IC设计中心子ADC和子DAC有误差时的输出特性 子ADC误差:比较器失调使得余量电压超出下级转换范围：失码子DAC误差184华侨大学IC设计中心1.5位/级的结构实现2位/级
38、的冗余在两位两级的基础上，减少一个比较器，并且将电平移动1/4Vref，级间增益降为2 比较器的失调可以允许为Vref/4185华侨大学IC设计中心1.5位/级的结构输入电压 温度码输出数字 输出余量电压 00 00 01 01 11 10186华侨大学IC设计中心每级1.5位中的差分MDAC同时实现同时实现DACDAC、求差和乘、求差和乘2 2功能，多功能功能，多功能DACDAC，MDACMDAC187华侨大学IC设计中心带冗余的流水线ADC输出结果的校正1B1B02B1B03B1B04B1B05B1B06B1B0最终输出D6D5D4D3D2D1D0例：例：1.51.5位位/ /级，共级，共6 6级级 校正后输出校正后输出7 7位位移位叠加移位叠加188华侨大学IC设计中心理想采样保持电路n准确名称：跟踪保持（track and hold）189华侨大学IC设计中心实际采样保持电路的问题n开关导通电阻引入的非理想性n导通电阻引入噪声n导通电阻限制了带宽，限制转换速度n导通电阻是输入信号的函数，存在非线性，造成SFDR降低n开关的电荷注入和时钟馈通190
