第七章异步时序逻辑电路

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1、第七章第七章 异步时序逻辑电路异步时序逻辑电路吉林大学吉林大学异步异步时序逻辑电路的特点及模型时序逻辑电路的特点及模型1. 同步时序逻辑电路的特点同步时序逻辑电路的特点各触发器的时钟端全部连接在一起，并接在系统时钟端；只有当时钟脉冲到来时，电路的状态才能改变;改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化；状态表中的每个状态都是稳定的。2. 异步时序逻辑电路的特点异步时序逻辑电路的特点电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件；电路中没有统一的时钟； 电路状态的改变由外部输入的变化直接引起。组 合逻 辑触发器触发器x1Z1y1Y

2、1YryrxnZm存储电路组 合逻 辑延迟元件x1Z1y1Y1YryrxnZm存储电路延迟元件根据外部输入是脉冲信号还是电平信号，可将异步时序逻辑电路分为脉冲异步时序电路和电平异步时序电路。对输入脉冲信号的两点限制：对输入脉冲信号的两点限制： 在两个或两个以上的输入线上不允许同时出现脉冲信号； 第二个输入脉冲的到达，必须在第一个输入脉冲所引起的整个电路响应结束之后。7.1 脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析分析方法基本上与同步时序逻辑电路相似，只是要注意触发器时钟端的输入情况。在同步时序电路中，时钟端的输入仅为“ 时间”。分析步骤如下分析步骤如下：(1) 写出电路的输出函数和

3、激励函数表达式。(2)列出电路的状态转移真值表或写出次态方程组。(3) 作状态表和状态图。(4) 画出时间图和用文字描述电路的逻辑功能。从分析步骤来看，异步时序电路的分析与同步时序电路分析相同，但是每一步实施时又有所不同。下面通过例子介绍脉冲异步时序电路的分析方法。例例：分析下图所示的脉冲异步时序逻辑电路zx2xCP2D2&y1y2CP1D1解：解：写出输出函数和激励函数表达式Z=xy2y1D2=y2CP2=xy1D1=y2CP1=x现态y2 y10011输 入 x 次 态y2(n+1) y1(n+1)0110输 出Z0001激励函数CP2D2CP1D111110101110011001111

4、11000101作状态转移真值表:Z=xy2y1D2=y2CP2=xy1D1=y2CP1=x作状态表和状态图:根据转移真值表可作出状态图.11000/00/00/01/001100/01/01/11/0画时间图和说明电路功能:(略)该电路是一个三进制计数器.例例：分析下图所示的脉冲异步时序逻辑电路zx2x1RS&yy作状态转移真值表解：解：写出输出函数和激励函数表达式Z=x1yS=x1yR=x2y现态y0101输 入x1 x2次 态y(n+1)1100输 出Z0100激励函数RS0100001010100101注意转移真值表中x1,x2取值的意义和组合情况。RS00011011Q(n+1)Q(

5、n)10dZ=x1yS=x1yR=x2y作状态表和状态图根据转移真值表可作出下列状态表和状态图现 态y次 态/输出(y(n+1)/Z)x1011/01/1x20/00/010x1/0x2/0x2/0x1/1画时间图和说明电路功能x1x2yZ该电路当连续输入两个或多个x1脉冲时，输出一个或多个脉冲，其它情况下输出为0。它是一个x1脉冲检测器。例：试分析下图所示的脉冲型异步时序逻辑电路。 ZQ0XJ0 CP0K0J1 CP1K1&Q1&解：解：（1）求输出函数和控制函数：ZQ1J0K01J11K11CP0XCP1输 入输 出Q1 Q0XZ0 00 11 01 1111100110 11 00 00

6、 0将Ji、Ki带入JK触发器的特征方程中，可求得：（2）求次态方程组：脉冲型异步时序逻辑电路的JK触发器的特征方程为：由次态方程组，可以求得状态转移真值表： （3）作状态表和状态图Q1Q0X=0X=10000/001/00101/010/01111/000/11010/000/1111100/001/011/110/14）功能描述由上述分析可知，MOD3异步二进制计数器。 例例：分析下图所示的脉冲异步时序电路CP2x(CP1)Q1zK3CJ3K1CJ1K2CJ2CP3&Q2Q3“ 1”解：解：写出输出函数和激励函数表达式注意各触发器的跳变时刻Z Q1 Q2 Q3 xJ1=K1=1,CP1=x

7、J2=K2=1,CP2= Q1J3=K3=1,CP3= Q2 该式表明当CP为逻辑1时，触发器的状态才能发生变化，而只有当时钟出现有效跳变时，CP才为逻辑1。写出电路的状态方程Q(n+1)=(JQ+KQ)CPJK触发器的次态方程为Z Q1 Q2 Q3 xJ1=K1=1,CP1=xJ2=K2=1,CP2= Q1Q1n+1J3=K3=1,CP3= Q2 Q2n+1将3个触发器的激励函数代入触发器的次态方程，得 Q1(n+1)=(J1Q1+K1Q1)CPQ1 xQ2(n+1)=(J2Q2+K2Q2)CPQ2 Q1Q1n+1 Q3(n+1)=(J3Q3+K3Q3)CPQ3 Q2Q2n+1作状态表和状态

8、图 高位触发器次态不仅与触发器的现态有关，而且与触发器的次态有关。在填写状态时，通常要由低位向高位依次填写。现态Q3 Q2 Q1次 态Q3(n+1) Q2(n+1) Q1(n+1)000001010011100101110111输 入x11100000101001110010111011111111输 出Z100000000001111011/01/01/01101/00010101000111/01/01/01/0Q1(n+1)Q1 xQ2(n+1)Q2 Q1Q1n+1Q3(n+1)Q3 Q2Q2n+1画出时间图和说明电路功能由状态图可知：该电路是一个八进制减1计数器，输出是借位信号。x12

9、345678Q1Q2Q3Z例：例：分析下图所示的脉冲型异步时序逻辑电路。 “1”Q0Q2J1 CP1K1J2 CP2K2J0 CP0K0&CP对Q2： J2=1 K2=1触发器的时钟既来自前级的 K01触发器的时钟就是外部时钟，所以CP0=CP=1对Q1： J1=1 K1=1触发器的时钟来自前级触发器的输出，所以解：解：（1）求输出函数和控制函数：对Q0： ，也来自在控制下的CP。（2）从触发器Q0到Q2依次写出次态方程：0 0 0 0 0 1 0 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 00 0 00 1 00 1 00 0 0（3）根据

10、得到的触发器次态方程，作状态转移关系表，由状态转移关系表作出状态图。 674231057.2 脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计设计方法与同步时序逻辑电路相似，但如果触发器有时钟控制端的话应将其作为激励来考虑，并注意脉冲异步时序电路对输入脉冲的两个限制条件。例例:设计一个“X1X2X2”脉冲序列检测器。它有两个脉冲输入端X1和X2，输出为Z。要求X1和X2不能同时出现在输入端，当输入脉冲序列为“X1X2X2”时，产生一个输出脉冲Z，其脉冲宽度与X2相同。解：解：（1）作原始状态表和原始状态图. ACDBX2/0X2/1X1/0X1/0X2/0X1/0X1/0X2/0QnQn+

11、1/ZX1X2AB/ 0A/ 0BB/ 0C/ 0CB/ 0D/ 1DB/ 0D/ 0（2）状态化简 QnQn+1/ZX1X2AB/ 0A/ 0BB/ 0 C/ 0CB/ 0A/ 1QnQn+1/ZX1X21000/ 010/ 00000/ 001/ 00100/ 010/ 1（3）状态分配根据状态分配的基本原则，得到A10，B00，C01。 将时钟控制端当作激励端来看.故可得以下D触发器的激励表: Qn Qn+1 CP DQn Qn+1 CP D0 0 d 00 1 1 11 0 1 01 1 d 11 1 0 d1 0 1 00 1 1 10 0 0 d设计时将D触发器的特征方程写为: Q

12、n+1=D CP（4）选择触发器，确定激励函数和输出函数 X2 X1ZD1 CP1D0 CP00 00 00 11 01 10 00 11 01 1000dd 0d 0d 0d dd 0d 0d 0d d0 10 00 11 01 10 00 00 0d d000dd 0d 00 1d dd 00 1d 0d d1 00 00 11 01 10 01 01 0d d010dd 01 1d 0d d1 10 1d 0d d000111100000d00100d111dddd1001d0X2X1Q1Q0CP1000111100000d10101d111dddd1000d0X2X1Q1Q0CP000

13、01111000dddd01ddd111dddd10d0ddX2X1Q1Q0D10001111000ddd101d0d011dddd10ddddX2X1Q1Q0D0000111100000d00100d111dddd1000d0X2X1Q1Q0Z激励方程和输出方程：（5）画逻辑电路图 Q0Q1X2X1&D1 CP1&D0 CP0&Z例例：设计一个脉冲异步时序电路，该电路有3个输入端x1,x2和x3，一个输出端Z。当且仅当电路接收的输入脉冲序列为x1x2x3时，输出 Z由0变成为1，仅当又出现一个x2脉冲时，输出 Z才由1变为0。典型的输入、输出波形如图所示x1x2x3Z解：解：用Moore电路

14、实现建立原始状态图和状态表A/0B/0D/1C/0x1x2x3x2x2x1x3x2x3x1x1x3由观察法可见该表已是最简状态表，无需再化简。现 态y次态y(n+1)x1x2ABCD输 出Z0001x3BBBDACAAAADD状态分配： 由原则1得 AB，AC，CD，BC，AD应相邻。 由原则2得 AB，AC，BC，AD应相邻。 由原则3得 AB，AC，BC应相邻。 由原则4得 A为逻辑0。y2y101ADCB01现 态y次态y(n+1)x1x2ABCD输 出Z0001x3BBBDACAAAADD现 态y2y1次态y2(n+1)y1(n+1) x1x200011110输 出Z0001x3010

15、101100011000000001010二进制状态表y2y101ADCB01 确定激励函数和输出函数表达式D2x1x2x3y2y1100 010d01000010011110dd00dd0dCP2x1x2x3y2y1100 0100d d1d d0001001111000110010x1x2x3y2y1100 0101dd10001001111000d0000dD1CP1x1x2x3y2y1100 010100d d00010011110d d1011d dd d0现态y2y1次态x1x200011110输出Z0001x3010101100011000000001010状态表注：化简只能在指

16、定注：化简只能在指定列中进行。列中进行。 D1=x1 CP1= x1y2 x2y2 x3 由上面的卡诺图，可得D2=x2y2y1 CP2= x1y1x2Z=y2y1&11x1x2x3D2D1Zy2y1CP2CP1画出逻辑电路图:例 : 试用J-K触发器设计一个异步六进制加法计数器.000 001 010101 100 011cpcp/0/0cpcp/0/0cpcp/0/0cpcp/0/0cpcp/0/0cpcp/1/1做六进制加法计数器的状态图: 将时钟控制端当作激励端来看.故可得以下J-K触发器的激励表: Qn Qn+1 CP J KQn Qn+1 CP J K0 0 d 0 d0 1 1

17、1 d1 0 1 d 11 1 d d 01 1 0 d d1 0 1 d 10 1 1 1 d0 0 0 d d设计时将J-K触发器的特征方程写为: Qn+1=(JQn + KQn)CP. 0 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 d 1 1 0 0 1 0 0 1 1 0 0 1 0 0 1 1 1 0 0 1 1 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 0 0 0 1 d 1 1 1 1 0 d d d d d d d 1 1 1 d d d d d d d Q3nQ2nQ1n Q3n+1Q2n+1Q1n+1 CP3CP2CP1 Z 0 0 0

18、0 0 1 d d d d 1 d 0 0 1 0 0 0 1 0 1 0 0 d 1 d d 1 d 1 1 0 0 1 0 0 1 1 d d d d 1 d 0 0 1 0 0 1 1 1 0 0 1 d d 1 d 1 1 1 1 0 1 0 0 1 0 1 d d d d 1 d 0 0 1 0 1 0 1 0 0 0 d 1 0 d d 1 1 d 1 1 1 1 0 d d d d d d d d d d d d d 1 1 1 d d d d d d d d d d d d dQ3nQ2nQ1n Q3n+1Q2n+1Q1n+1 J3 K3 J2 K2 J1 K1QQn n QQ

19、n n+1+1 CP J KCP J K0 0 0 0 0 0 d dd d0 1 1 1 0 1 1 1 d d1 0 1 1 0 1 d d 1 11 1 0 1 1 0 d dd dQQn n QQn n+1+1 CP J KCP J K0 0 0 0 d d 0 0 d d0 1 1 1 0 1 1 1 d d1 0 1 1 0 1 d d 1 11 1 1 1 d dd d 0 0CPCP3 3 CPCP2 2 CPCP1 1 Z Z.Q2nQ1n00 01 11 1001111d111dQ3nCP1CP1=1 J1=1 K1=1 Z=Q3n Q2n Q1n.Q2nQ1n00 01

20、11 100101dd100dQ3nQ2nQ1n00 01 11 1001dd0d1dddQ3nJ2CP2CP2=Q1 J2=Q3 K2=1Q2nQ1n00 01 11 1001011dd00dQ3nCP3Q2nQ1n00 01 11 1001d1d0dddQ3nJ3CP3=Q1 J3=Q2 K3=1d检查能否自启动: Q3nQ2nQ1n Q3n+1Q2n+1Q1n+1 CP3CP2CP1 Z 1 1 0 1 1 1 0 1 1 1 0 0 0 0JQ3Q3KJQ2Q2KJQ1Q1KCPZ1& Z=Q3n Q2n Q1nCP2=Q1 J2=Q3 K2=1CP3=Q1 J3=Q2 K3=1CP1

21、=1 J1=1 K1=1电平型异步时序电路框图电平型异步时序电路框图X X1 1X XK KZ Z1 1Z ZmmY Y1 1Y Yr ry y1 1y yr r逻辑组合延迟延迟延迟延迟5.3 电平异步时序逻辑电路的分析与设计电平异步时序逻辑电路的分析与设计输出方程 : Z=f (X , y)激励方程 :Y=f (X , y) 二次状态方程 : yit+= Yit ( i=1,2r ) X=X1 Xn : 输入状态 y=y1 yn : 二次状态 对其描述:对上图的异步时序逻辑电路框图可用一组方程Y=Y1 Yr :激励状态Z= Z1 Zm :输出状态 : 延迟元件的延迟时间 电路中,Z和Y是随X

22、的变化而变化的.Y变化后经过的延迟形成二次状态y反馈到输入端,从而引起电路状态的进一步变化,直到Y=y,电路才进入稳定状态.(1) 不允许两个或两个以上的输入电平同时发生变化.(2) 输入电平的第一次跳变引起的整个电路响应结束之后,才允许输入电平作第二次跳变. 为了使电平异步时序电路工作正常和电路状态转换可预测,故对其输入信号的限制为:5.3 .1 电平异步时序逻辑电路的描述方法电平异步时序逻辑电路的描述方法（=Z ）1SR1yY1SR1yY （=Z ）例：由或非门组成的基本RS触发器其激励函数和输出函数为：Y=y+S+R=(y+S)R二次状态y01010101输 入R S00001111激励

23、状态Y0111000000110011其状态转移真值表为：二次状态y01010101输 入R S00001111激励状态Y0111000000110011二次状态 y激 励 状 态 YRS=00RS=01RS=11RS=100101110000状态转移表： 在输入状态不变的情况下，如果激励状态与二次状态相同，则称为稳定状态。 在输入状态不变的情况下，如果激励状态与二次状态不同，则称为不稳定状态。电路的总态包括输入状态和二次状态两部分，记作（ x , y ）。每个稳定的总态都是一个独立的状态，通常用字母或数字来表示。二次状态 y激 励 状 态 YRS=00RS=01RS=11RS=10ababb

24、baaaa上例的流程表为：分析步骤:(1) 根据电路写出输出方程和激励方程(2) 作出状态流程表(3) 作出时序图(4) 说明电路的功能5.3 .2 电平异步时序逻辑电路的分析电平异步时序逻辑电路的分析 例1 : 试分析下列电路.电路的激励方程和输出方程为:Z=Y= X1 X2 + X2y1&1X1X2ZyY1&1X1X2ZyY.下面用流程表来描述电路状态转换情况: Y/ZY/Zy Xy X1 1X X2 2=00 X=00 X1 1X X2 2=01 X=01 X1 1X X2 2=11 X=11 X1 1X X2 2=10=10Z=Y= X1 X2 + X2y(0)/0(0)/01/11/

25、1c c(0)/0(0)/0b b(0)/0(0)/0a a(1)/1 (1)/1 (1)/1(1)/1d d0/00/0(1)/1(1)/10 01 1流程表中,加了括号的为稳定状态(即y=Y)Y/ZY/Zy Xy X1 1X X2 2=00 X=00 X1 1X X2 2=01 X=01 X1 1X X2 2=11 X=11 X1 1X X2 2=10=10(0)/0(0)/01/11/1(0)/(0)/0 0(0)/0(0)/0(1)/1 (1)/1 (1)/1(1)/10/00/0(1)/1(1)/10 01 1总态响应序列：t1 t2 t3 t4 t5 t6 t7 t8 t9 t10

26、 t11 t12 t13 t14 t1500 10 11 11 01 01 00 01 11 11 10 00 01 01 00(00,0)(10,0)(11,1)(11,1) (01,0) (01,0)(11,0)(01,1) (00,0) (11,0)(10,1) (01,1)(00,0)(00,1) (01,0)(11,1)(01,0)(11,1)(01,0)0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 X X1 1X X2 2Z=YZ=Yt t1 1t t2 2t t3 3t t4 4t t5 5t t6 6t t7 7t t8 8t t9 9t t1010t t1111

27、t t1212t t1313t t1414t t1515y y设电路的初始总态为设电路的初始总态为(X(X1 1 X X2 2 , y)=(00 , 0), y)=(00 , 0) Y=0Y=0Z=Y= X1 X2 + X2y 例2 : 试分析下列电路.1&Y21&X1X2ZY11&用流程表来描述电路状态转换情况: 电路的激励方程和输出方程为:Y Y2 2= X= X1 1 X X2 2 y y2 2+ X+ X1 1X X2 2y y1 1Y1=X2+X1y1Z=y2y1Y Y2 2Y Y1 1/Z/Zy y2 2y y1 1 X X1 1X X2 2=00 X=00 X1 1X X2 2=

28、01 X=01 X1 1X X2 2=11 X=11 X1 1X X2 2=10=1001/001/001/001/010/010/000 /000 /001/0 01/0 11/011/010 /010 /000/100/100001010011100/000/000/100/101 /001 /001/101/101 /001 /011 /111 /101 /001 /001/101/1总态响应序列：t0 t1 t2 t3 t4 t5 t6 t700 01 11 10 00 10 11 01(00,00)(01,00) (11,10) (10,11)(00,01) (10,00)(11,0

29、1)(01,01)(10,01)(01,10)(11,11) (10,01)(00,00)0 0 1 0 0 0 0 0Y Y2 2Y Y1 1/Z/Zy y2 2y y1 1 X X1 1X X2 2=00 X=00 X1 1X X2 2=01 X=01 X1 1X X2 2=11 X=11 X1 1X X2 2=10=1001/001/001/001/010/010/000 /000 /001/0 01/0 11/011/010 /010 /000/100/100001010011100/000/000/100/101 /001 /001/101/101 /001 /011 /111 /1

30、01 /001 /001/101/1电路的初始总态为电路的初始总态为(X(X1 1 X X2 2 , y, y2 2y y1 1)=(00 , 00)=(00 , 00)X X2 2X X1 1y y1 1t t1 1t t2 2t t3 3t t4 4t t5 5t t6 6t t7 7t t0 0y y2 2Z Z功能：000111序列检测器。 5.3.3 电平异步时序电路的设计电平异步时序电路的设计 设计步骤: (1)根据要求建立原始流程表. (2)对原始流程表简化,得最简流程表. (3)对最简流程表进行状态分配及无关态的输出指定. (4)写出激励状态和输出状态方程.(5)画出逻辑电路图

31、 .(01,b)/0(01,b)/0(00,a)/0(00,a)/0(10,c)/0(10,c)/0例例:设计一电平异步时序电路.输入为X2 X1,输出为Z.当输入X2 X1的变化序列为00 01输出Z为1,否则Z为0.解: (1)根据题意作总态图,设电路初始总态(X2X1,y)=(00,a),输出Z为0.1111时时, ,. (01,b)/0(00,a)/0(10,c)/0(11,d)/1(01,b)/0(00,a)/0(10,c)/0(11,d)/1(01,f)/0(11,e)/0. (01,b)/0(00,a)/0(10,c)/0(11,d)/1(01,f)/0(11,e)/0 ( (2

32、) 将已构成闭合回路的总态图中的状态填入原始流程表:. 由总态图可先得部分流程表: Y / Z y X2X1=00 X2X1=01 X2X1=11 X2X1=10 a (a)/0 b (b)/0 c (c)/0 d (d)/1 e (e)/0 f (f)/0 . Y / Z y X2X1=00 X2X1=01 X2X1=11 X2X1=10 a (a)/0 b/- -/- c/- b a/- (b)/0 d/- -/- c a/- -/- e/- (c)/0 d -/- f/- (d)/1 c/- e -/- f/- (e)/0 c/- f a/- (f)/0 e/- -/-(3) 完善原始流

33、程表.n相容行:如果原始流程表中两行(或多行)的每一列的激励状态和输出状态都是相容的那么这两行就相容.n在相容行中,稳定状态、不稳定状态和无关状态的相容性均可按以下原则确定:(a) 稳定状态(i)和不稳定状态i是相容的,可以合并为稳定状态(i);(b) 如果稳定状态(i)和(j)相容,则(i)和j是相容的,可以合并为稳定状态(i);(4) 原始流程表的简化.(d) 稳定状态(i)或不稳定状态i同无关状态可以合并为稳定状态(i)或不稳定状态i,两个无关状态合并后仍为无关状态.这样流程表的简化就可以采用同步时序电路的简化方法和步骤:n作隐含表找出相容行n作合并图得到最大相容类n选择一个最小闭覆盖作

34、最小流程表和j也相容可以合并为不稳定 状态i或j;(c) 如果稳定状态(i)和(j)相容,则不稳定状态i.作隐含表:abcdebcdefbfbfbfdebfbfd ededede. 最大相容类的集合为:(a , b) , (d) , (c , e , f )abcdef根据相容行作合并图:. 显然最大相容类集合(a , b),( d ),(c , e , f )满足覆盖性和最小性.为了检查其闭合性,作闭合性检查表: 闭合情况 相容类 X2X1=00 X2X1=01 X2X1=11 X2X1=10 (a,b) (a) (b) d c (d) - f (d) c (c,e,f) a (f) (e)

35、 (c). 由表可知,所选最大相容类集合满足闭合性.将(a,b),(d),(c,e,f)分别用A,B,C代替,可得最小化流程表: Y / Z y X2X1=00 X2X1=01 X2X1=11 X2X1=10 A (A)/0 (A)/0 B/- C/- B -/- C/- (B)/1 C/- C A/- (C)/0 (C)/0 (C)/0.(a)状态分配 由流程表可见:X2X1=00和X2X1=10这两列只有一个稳态,故状态A和状态C之间不存在竞争.所以分配A=y2y1=00,B= y2y1=01,C= y2y1= 11.(b)不稳定状态的输出指定 指定原则:若稳定总态A和总态B在输入的作用下

36、有转移关系,且它们的输出相同,则这两个稳态之间的过渡状态的输出应与稳态相同.(5)(5) 状态分配和不稳定状态的输出指定状态分配和不稳定状态的输出指定. 若两个稳定总态具有不同的输出,则这两个稳态之间的过渡状态的输出可为任意值. 据此得到的二进制流程表如下: Y2Y1 / Z y2y1 X2X1=00 X2X1=01 X2X1=11 X2X1=10 00 (00)/0 (00)/0 01/- 11/0 01 -/- 11/- (01)/1 11/- 11 00/0 (11)/0 (11)/0 (11)/0 (6) 写出激励状态和输出状态方程 Y2y2y1X2X100000101111110100111dd00ddd10110Y2= X2X1+ X1y2+ X2X1y1. Y1y2y1X2X100000101111110100111dd01ddd11110Y1= X2+ X1y1. Zy2y1X2X100000101111110100000dd0dddd01dd0Z= y2y1.111&11X2X1Y1Y2Zy1y2(7)画逻辑电路图