数字逻辑电路课件：7、第六章 三四五节 寄存器、计数器、分析

《数字逻辑电路课件：7、第六章 三四五节 寄存器、计数器、分析》由会员分享，可在线阅读，更多相关《数字逻辑电路课件：7、第六章 三四五节 寄存器、计数器、分析（156页珍藏版）》请在金锄头文库上搜索。

1、6.3 集成寄存器集成寄存器 寄存器是能暂时存放二进制代码的时序电路。在数字系统中常用寄存器暂存数据中间运行结果和指令。由于一个触发器只能存放一位二进制代码，因此，用n个触发器和一些起控制作用的门电路，可以组成n位寄存器。 按寄存器的功能特点，可将其分为两大类，数码寄存器和移位寄存器。 数码寄存器可以暂存一组二进制代码，在时钟脉冲的作用下，可以实现并行的数据接收，存储和传送。如果在寄存器的输出端增加一组缓冲器（如一组三态门）就可使其成为锁存器。常用的集成数码寄存器有74LS175， 74LS373等。 移位寄存器除了具有存储功能之外，还可以在时钟脉冲的作用下，对数据实现左移或右移功能，在数字系

2、统中有着广泛的应用。常用的集成移位寄存器有74LS164， 74LS194等。 CPD3D0D1D2D CRD CRD CRD CR11Q0Q1Q2Q374LS175的逻辑图CPD0D1D2D3Q0Q1Q2Q30110D0D1D2D30D00D10D20D3保 持 74LS175功能表功能表 6.3.1 数码寄存器数码寄存器一数码寄存器74LS175二数码锁存器74LS3738Q1Q2Q3Q4Q5Q6Q7QC DC DC DC DC DC DC DC D111D2D3D4D5D6D7D8DCP74LS373的逻辑图EN 1EN 1EN 1EN 1EN 1EN 1EN 1EN 1CP1D8D1Q

3、8Q10001D8D高阻1D8D保持74LS373功能表功能表 6.3.2 移位寄存器移位寄存器一单向移位寄存器74LS164Q1Q2Q7DS1 DS2D RCD RCD RCD RC&11CPQ0QQQQ74LS164的逻辑图CP DS1DS2Q0Q1Q2Q3Q701110110Q0DS2DS10Q1Q0Q00Q2Q1Q10Q3Q2Q20Q7Q6Q6110000Q0Q0Q1Q1Q2Q2Q6Q675LS164功能表功能表 二双向移位寄存器74LS194DR MA MBD C RQ0D C RQ1D C RQ2D C RQ31&1&1&1&1&1D1 D0 D2 D3DLCPCP MBMADRD

4、0D1D2D3DLQ0Q1Q2Q30000010保 持111101110dRd0d1d2d3dLd0dRQ1d1Q0Q2d2Q1Q3d3Q2dL100保 持74LS194功能表功能表 并行数据输入DR D0 D1 D2 D3 DLMA CPMB Q0 Q1 Q2 Q374LS194DR D0 D1 D2 D3 DLMA CPMB Q0 Q1 Q2 Q374LS194右 移串 行 输入MAMB左 移串 行 输入CP并行数据输出由两片74LS194连成的8位双向移位寄存器集成移位寄存器的应用集成移位寄存器的应用集成移位寄存器的应用集成移位寄存器的应用 1) 1) 实现数据的串实现数据的串 并转换并

5、转换 在数字系统中，信息的传播通常是串行的，而处理和加工往往是并行的，因此经常要进行输入、输出的串、并转换。 并入并出数据寄存并入串出多位数据共信道传输串入并出共信道传输数据接收串入串出数字延迟 七位串入七位串入并出转换电路并出转换电路 七位串入七位串入并出状态表并出状态表 七位并入七位并入串出转换电路串出转换电路 七位并入七位并入串出状态表串出状态表 2) 2) 构成移位型计数器构成移位型计数器 移位型计数器一般框图移位型计数器一般框图 移位型计数器的状态变化顺序必须符合移位的规律，即 环型计数器。 四位环型计数器四位环型计数器(a) 逻辑电路；逻辑电路； (b) 完全状态图完全状态图 n位

6、环型计数器由n位移存器组成，其反馈逻辑方程为D1=Qn。图 (a)是由74LS194构成的四位环型计数器， 其输入方程为SR=Q3，根据移位规律作出完全状态图如图 (b)所示。若电路的起始状态为Q0Q1Q2Q3=1000，则电路中循环移 位 一 个 1， 环 为 有 效 循 环 。 若 起 始 状 态 为Q0Q1Q2Q3=1110，则电路中循环移位一个0，环为有效循环。可见，四位环型计数器实际上是一个模 4 计数器。环型计数器结构很简单，其特点是每个时钟周期只有一个输出端为 1(或 0)，因此可以直接用环型计数器的输出作为状态输出信号或节拍信号，不需要再加译码电路。但它的状态利用率低，n个触发

7、器或n位移存器只能构成M=n的计数器，有(2nn)个无效状态。 注意：注意：1.电路除了有效计数循环外，还有五个无效循环；2.不能自启动;能自启动就是说如果电路进入了无效状态，能够在几个时钟脉冲之后回到有效状态，而不会在无效状态形成循环。 有自启动特性的环型计数器有自启动特性的环型计数器(a) 逻辑电路；逻辑电路； (b) 完全状态图完全状态图 为了使环型计数器具有自启动特性，设计时要进行修正。 它利用74LS194 的预置功能，并进行全0序列检测, 有效地消除了无效循环。 扭环计数器(也称循环码或约翰逊计数器)。 n位扭环计数器由n位移存器组成，其反馈逻辑方程为 n位移存器可以构成M=2n计

8、数器，无效状态为(2n2n)个。扭环计数器的状态按循环码的规律变化，即相邻状态之间仅有一位代码不同，因而不会产生竞争、冒险现象，且译码电路也比较简单。 下图是由74LS194构成的四位扭环计数器和它的状态图。它有一个无效循环，不能自启动。 扭环计数器扭环计数器 (a) 逻辑电路；逻辑电路； (b) 完全状态图完全状态图 有自启特性的扭环计数器有自启特性的扭环计数器 Q0Q3=1 扭环计数器输出波形的频率比时钟频率降低了2n倍，所以它可以用作偶数分频器。如果将反馈输入方程改为 ， 则可以构成奇数分频器，其模值为 M=2n1。下图是用 74LS194 构成的 7 分频电路，其态序表如下表所示，其状

9、态变化与扭环计数器相似，但跳过了全 0 状态。 M=7 分频器状态表分频器状态表 用用74LS194 构成的构成的 7 分频电路分频电路 6.4 集集 成成 计计 数数 器器 集成计数器具有功能较完善、通用性强、功耗低、工作速率高且可以自扩展等许多优点，因而得到广泛应用。 目前由TTL和CMOS电路构成的MSI计数器都有许多品种， 表中列出了几种常用TTL型MSI计数器的型号及工作特点。 常用常用TTL型型MSI计数器计数器 1. 1. 同步集成计数器同步集成计数器同步集成计数器同步集成计数器74LS16174LS161 74LS161是模24(四位二进制)同步计数器，具有计数、保持、 预置、

10、清0功能，其逻辑电路及传统逻辑符号分别如下图 (a)、 (b)所示。它由四个JK触发器和一些控制门组成，QD、QC、QB、QA 是计数输出，QD 为最高位。 OC为进位输出端，OC=QDQCQBQAT，仅当T=1且计数状态为1111时，OC才变高，并产生进位信号。 6.4.1 二进制计数器二进制计数器74LS161计数器计数器(a)逻辑图；逻辑图； (b) 传统逻辑符号传统逻辑符号 计数器计数时：Cr=LD=1， PT=1，在CP作用下计数器正常计数，低位为全1时翻转，否则保持。当P、T中有一个为低时，各触发器J、K为0，计数器处于保持状态。 CP为计数脉冲输入端，上升沿有效。 Cr为异步清0

11、端，低电平有效，只要Cr=0，立即有QDQCQBQA=0000，与CP无关。 LD为同步预置端，低电平有效，当Cr=1，LD=0，在CP上升沿来到时，才能将预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 P、T为计数器允许控制端，高电平有效，只有当Cr=LD=1， PT=1，在CP作用下计数器才能正常计数。当P、T中有一个为低时，各触发器的J、K端均为0，从而使计数器处于保持状态。P、T的区别是T影响进位输出OC，而P则不影响OC。 74LS161功能表功能表 1 18 89 9161674LS19374LS193A AB BV VCCCCQ QB BQ QA AQ

12、QC CQ QD DCPCPD DCPCPU UQ QCBCBQ QCCCCC Cr rLDLDC CD D2. 2. 四位二进制同步可逆计数器四位二进制同步可逆计数器四位二进制同步可逆计数器四位二进制同步可逆计数器74LS19374LS193.Cr : 清0LD : 预置数控制QC C :进位输出QCB :借位输出D、C、B、A :预置数输入C PU : 加 计 数 脉 冲 输 入CPD : 减计数脉冲输入 Cr LD D C B A CPU CPD QD QC QB QA 1 d d d d d d d 0 0 0 0 0 0 D C B A d d D C B A 0 1 d d d d

13、 1 加计数 0 1 d d d d 1 减计数 功能表功能表功能表功能表 : :74LS19374LS193型四位二进制可逆计数器逻辑图型四位二进制可逆计数器逻辑图型四位二进制可逆计数器逻辑图型四位二进制可逆计数器逻辑图QATRS1TRS1TRS1TRSQBQCQD&1&1&1&1111 1CPUCPDCrLDABCD&11QCBQCC例1 : 用74LS193利用反馈归零法构成十进制加法计数器C Cr rCPCPU UCPCPD DD C B AD C B A LDLDQ QD D Q QC C Q QB B Q QA AQ QCCCCQ QCBCB74LS19374LS193CPCP&1

14、1 0000 0001 0010 0011 0100 1010 1001 1000 0111 0110 0101例2 : 用74LS193利用预置数法构成模12减法计数器C Cr rCPCPU UCPCPD DD C B AD C B A LDLDQ QD D Q QC C Q QB B Q QA AQ QCCCCQ QCBCB74LS19374LS19311 1CPCP1&1 11 11 10初态设置.LDLD111111101101110010111010100110000111011001010100 00111. 1. 同步十进制加法计数器同步十进制加法计数器同步十进制加法计数器同步十

15、进制加法计数器74LS16074LS160 同步十进法计数器74LS160与同步二进制加法计数器74LS161（也即同步十六进制加法计数器）基本相同。异步置零，异步预置和保持功能与74LS161是完全相同的，只是计数规律有所差别。 6.4.2 十进制计数器十进制计数器& JCR& K& & 1 CPD0D1D2D3& JCR& KQ0&1& JCR& KQ1&1Q2&1& JCR& KQ3&1&11OCEPET1&计数器74LS160的逻辑图 该器件为双时钟工作方式，CPU是加计数时钟输入，CPD是减计数时钟输入，均为上升沿触发，采用8421 BCD码计数。 Cr为异步清0端，高电平有效。 L

16、D为异步预置控制端，低电平有效，当Cr=0、LD=0时预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 进位输出和借位输出是分开的。 OCC为进位输出，加法计数时，进入1001状态后有负脉冲输出，脉宽为一个时钟周期。 OCB为借位输出，减法计数时，进入0000状态后有负脉冲输出，脉宽为一个时钟周期。 2. 2. 十进制可逆集成计数器十进制可逆集成计数器十进制可逆集成计数器十进制可逆集成计数器74LS19274LS192 QDQCQBQACrDCBA CPD CPu S T1 1 S T0 1&1&1& S T2 1 S T3 1&1& 1& &1 111&RRRR74L

17、S192逻辑图6.5 同步同步时序逻辑电路的设计时序逻辑电路的设计同步时序逻辑电路设计又称同步时序逻辑电路综合，其基本指导思想是用尽可能少的触发器和门电路来完成设计。6.5.1 同步时序电路设计的一般步骤同步时序电路设计的一般步骤1. 作原始状态图和状态表；2. 对原始状态表化简；3. 状态分配；4. 选定触发器；5.求出输出函数和激励函数表达式；6. 画出逻辑电路图。6.5.2 建立原始状态图建立原始状态图状态图是同步时序电路设计的依据，它必须正确反映设计要求。状态图的构成没有统一的方法，关键是要充分正确地理解设计要求，明确电路的输入条件和输出要求，输入和输出关系，以及状态的转换关系。原始状

18、态图建立的一般过程为：原始状态图建立的一般过程为：假定一个初始状态，由此出发，每加入一个输入信号，则记忆其次态，并标出其相应的输出值。次态可能为现态、已有状态或新的状态，直到没有新的状态为止。每个状态的各种可能的输入值都要考虑到。例例: 某序列检测器有一个输入端x和一个输出端Z。从x端输入一组按时间顺序排列的串行二进制码。当输入序列中出现101时，输出Z1，否则 Z0。试作出该 序 列 检 测 器 的 Mealy型 和Moore型原始状态图和状态表。S0S1S2S31/11/00/00/00/01/00/01/0电路的电路的Mealy 型状态表型状态表现态次态/输出x=0x=1S0S1S2S3

19、S0/0S2/0S0/0S2/0S1/0S1/0S3/1S1/0电路的电路的 Moore 型状态表型状态表现态次 态x=0x=1S0S1S2S3S0S2S0S2S1S1S3S1输 出Z0001S0/0 S1/0S2/0S3/110100101例例: 假设某同步时序电路，用于检测串行输入的8421BCD码，其输入的顺序是先高位后低位，当出现非法数字(即输入1010， 1011， 1100，1101，1110，1111)时，电路的输出为1。试作出该时序电路的Mealy型原始状态图和状态表。FDABCEG0/01/00/01/00/01/00/01/0解：解：HDAB1/00/0CEI0/00/01

20、/01/0FG0/01/0NJKP0/00/01/01/0LM0/01/00/01/00/01/00/01/00/01/00/01/00/11/10/11/10/11/1电路的原始状态图现态次态/输出x=0x=1ABCDEFGHIJKLMNPB/0D/0J/0F/0H/0A/0A/0A/0A/0L/0N/0A/0A/1A/1A/1C/0E/0K/0G/0I/0A/0A/0A/0A/0M/0P/0A/0A/1A/1A/1电电路路的的原原始始状状态态表表例例：假设有一个三位二进制加、减法器（模8计数器），当X输入为1时，实现加1计数；当X为0时，实现减1计数，试作出该电路的Moore型原始状态图和

21、状态表。解：解：000111110101100011010001000001010011100101110111当X为0时：当X为1时：计数器的输出可为状态本身，亦可看作外部输出。1 000110001101010111100011111111100000000原始状态图原始状态图现态次态/输出x=0x=1000001010011100101110111111000001010011100101110001010011100101110111000原始状态表原始状态表6.5.3 状态简化状态简化一般情况下，原始状态图和原始状态表中存在着多余的状态。状态个数越多，电路中所需的触发器的数目也越多，

22、制造成本就越高。为降低制造成本，需要去掉多余的状态，即要进行状状态态简化简化。所谓状状态态简简化化，就是要获得一个最小化的状态表。这个表不仅能正确地反映设计的全部要求，而且状态的数目最少。完全确定状态表完全确定状态表： 状态表中的次态和输出都有确定的 状态和确定的输出值。等等效效状状态态：设状态S1和S2是完全确定状态表中的两个状态,如果对于所有可能的输入序列，分别从状态S1和状态S2出发，所得到的输出响应序列完全相同，则状态S1和S2是等效的，记作(S1, S2) . 或说，状态S1和S2是等效对。等效状态可以合并。一、完全确定状态表的简化一、完全确定状态表的简化一、完全确定状态表的简化一、

23、完全确定状态表的简化S1S1S2S2S3S3S4S40/00/00/10/11/11/1 等效状态传递性：(S1,S2), (S2,S3)(S1,S3) 等效类： 彼此等效的状态集合 最大等效类： 不被其它等效类所包含的等效类。一个状态也可能是一个最大等效类。状态简化的任务是要在原始状态表中找出全部最大等效类(最大等效类集合)，并将每一个最大等效类用一个状态来表示。判别方法：判别方法：第一、它们的输出完全相同； 假定状态S1和S2是完全确定原始状态表中的两个现态，那么S1和S2等效的条件可归纳为在输入的各种取值组合下：(1) 次态相同； 第二、它们的次态满足下列条件之一，即(2) 次态交错；(

24、3) 次态循环；(4) 次态对等效。 SiSj1/0Sl0/10/1Sk1/0次态相同次态相同或交错 SiSj0/01/01/0Sk0/0次态交错或相同或循环 SiSj1/01/0SkSl0/00/00/10/1Sm1/01/0次态交错或等效(Sk,Sl等效) SiSj1/01/0SlSk0/10/11. 观察法化简观察法化简例例：简化下表所示的状态表现态次态/输出x=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1解：解： A和B，C和D的输出完全相等；C和D在输入的各种取值组合下，次态相同，因此C和D等效；最大等效类为A，B，C,D,分别用A, B, C表示； A和B在x=

25、1时的次态不满足四条件之一，因此A和B不等效;现态次态/输出x=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1最小化状态表为：现态次态/输出x=0x=1ABCA/0A/0A/0B/0C/0C/1现态次态/输出x=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/12. 隐含表法化简隐含表法化简例例：简化下表所示的状态表现态次态/输出x=0x=1ABCDEFGC/0F/0D/0D/1C/0D/0C/1B/1A/1G/0E/0E/1G/0D/0解：解： 作隐含表作隐含表 顺序比较，寻找等效顺序比较，寻找等效状态对状态对 状态对等效，打状态对等效，打“ ”； 状态对不等

26、效，打状态对不等效，打 “ ”； 状态对是否等效需进状态对是否等效需进一步检查，则标记次态一步检查，则标记次态对。对。ABCDEFGFEDCBCFBEAECFCDDE现态次态/输出x=0x=1ABCDEFGC/0F/0D/0D/1C/0D/0C/1B/1A/1G/0E/0E/1G/0D/0ABCDEFGFEDCBCFBEAECFCDDE 处于循环链中的每一个状态对都是等效状态对,一共四个等效对 (A,B), (A,E), (B,E), (C,F)。 关联比较，确定等效状态对AEBECFABCF现态次态/输出x=0x=1abcdb/0c/0c/1b/1a/1d/0a/0c/0确定最大等效类，作最

27、小化状态表确定最大等效类，作最小化状态表: 四个等效对 (A,B), (A,E), (B,E), (C,F) 四个最大等效类 (A,B,E), (C,F), (D), (G) 令以上四个最大等效类依次为a, b, c, d.现态次态/输出x=0x=1ABCDEFGC/0F/0D/0D/1C/0D/0C/1B/1A/1G/0E/0E/1G/0D/0二、不完全确定状态表的简化二、不完全确定状态表的简化二、不完全确定状态表的简化二、不完全确定状态表的简化不不完完全全确确定定状状态态表表： 状态表中存在不确定的次态或输出，这些不确定的次态或输出将有利于状态简化。 相容状态：设状态S1和S2是不完全确定

28、状态表中的两个状态，如果对于所有的有效输入序列，分别从状态S1和S2出发，所得到的输出响应序列(除不确定的那些位之外)是完全相同的，那么状态S1和S2是相容的，或者说状态S1和S2是相容对，记作(S1,S2)。相容状态可以合并。例: 设计一个“1111”序列检测器，使其成为爆炸装置的引爆控制器。假定工作条件为：平时无1输入，Z一直处于0状态；当连续输入4个1时（不允许出现0），Z=1引爆，整个装置不存在。 ADBC1/01/01/00/00/d0/d0/d1/1dddd现态次态/输出x=0x=1ABCDA/0d/dd/dd/dB/0C/0D/0d/1 相容状态无传递性： SiSj1/10/00

29、/00/0Sk0/0Sl1/01/dSi和Sj相容；Sj和Sk相容；但Si和Sk不相容。最大相容类：不被其它相容类所包含的相容类相容类：彼此相容的状态集合判别方法：判别方法：在不完全确定状态表中判断两个状态是否相容也是根据表中给出的次态和输出来决定的。假定状态Si和Sj是不完全确定状态表中的两个现态，那么状态Si和Sj相容的条件可归纳为在输入的各种取值组合下:第一、它们的输出完全相同，或者其中的一个(或两个) 输出为任意值。第二、它们的次态满足下列条件之一：(1) 次态相同；(2) 次态交错；(3) 次态循环；(4) 其中的一个(或两个)为任意状态;(5) 次态相容；例例：简化下表所示的状态表

30、现 态次 态x=0x=1ABCDEFBBAdFdDDEEdC输 出0d111d解：解： 作隐含表； 顺序比较， 寻找相容对；ABDEABCDEFEDCBDEBFAFCE CECDCD现 态次 态x=0x=1ABCDEFBBAdFdDDEEdC输 出0d111dCEAF CFCE DFCE 以上三步与确定状态表的化简相同 关联比较，确定相容对；ABDEABCDEFEDCBDEBFAFCE CECDCDAFCD BCAB DE BDDE BEBFCD 全部相容对：(A,B), (A,F), (B,C), (B,D), (B,E), (B,F), (C,D), (C,E), (C,F), (D,F)

31、, (D,E), (E,F)。 作状态合并图，求最大相容类。S1S2S33状态相容S4S1S2S34状态相容S1S2S3S4S55状态相容ABCDFE本例状态合并图，最大相容类是(A,B,F), (B,C,D,E,F)。全部相容状态对：(A,B), (A,F), (B,C), (B,D), (B,E), (B,F), (C,D), (C,E), (C,F), (D,F), (D,E), (E,F)。作最小化状态表作最小化状态表: 最小化状态表(又称最小闭覆盖) 应满足下列三个条件： 覆盖性所选相容类集合应包含原始状态表中的全部状态。 最小性所选相容类集合中相容类的个数应最少。 闭合性所选相容类

32、集合中的任一相容类，在原始状态表中任一输入条件下产生的次态应该属于该集合中的某一个相容类。采用闭覆盖表来反映所选相容类集合的覆盖和闭合情况。本例的闭覆盖表为CDE最大相 容类ABFBCDEFA B C D EF 覆盖闭合x=0 x=1BABFCD现态次态x=0 x=1ABCDEFBBAdFdDDEEdC输出0d111d所所选选相相容容类类集集合合(A,B,F), A,B,F), (B,C,D,E,F) (B,C,D,E,F) 满满足足最最小小闭闭覆覆盖盖条条件件，令令A A表表示示(A,B,F)A,B,F)，C C表示表示( (B,C,D,E,F)B,C,D,E,F)可得：可得：现 态次 态x

33、=0x=1ACA,CACC输 出01现 态次 态x=0x=1ACdACC输 出01由于该表中只有两个状态，进一步可以得到：由于该表中只有两个状态，进一步可以得到：现态次态x=0 x=1ABCDEFBBAdFdDDEEdC输出0d111dCDE最大相 容类ABFBCDEFABCDEF 覆盖闭合x=0x=1BABFCD例：例：化简下表所示的状态表现态次态/输出x=0x=1ABCDED/dE/0D/0C/dC/1A/dA/dB/dC/dB/d解解： 作隐含表，寻找相容状态对ABCDEDCBABDEACCECDACABCDABDEBCBC由上图得相容状态对为(A,B), (A,C), (A,D), (

34、A,E), (B,C), (C,D), (D,E)ABDEBC ACAB BDAC CE AEABCDADBC CDAC现态次态/输出x=0x=1ABCDED/dE/0D/0C/dC/1A/dA/dB/dC/dB/d 作状态合并图，寻找最大相容类ABCDE得最大相容类为(A,B,C), (A,C,D), (A,D,E) 作最小化状态表若 选 相 容 类 集 合 为(A,B,C), (A,D,E)则下表表明它不满足闭合要求相容类ABCADEA B C D E 覆盖闭合x=0x=1DECD ABCABABCDE现态次态/输出x=0x=1ABCDED/dE/0D/0C/dC/1A/dA/dB/dC/

35、dB/d(A,B,C), (A,C,D), (A,D,E)但如果选相容类 (A,B,C)和 (D,E)则能满足最小闭覆盖的要求相容类ABCDEA B C D EA B CD E覆盖闭合x=0x=1DECBCABABCDE现态次态/输出x=0x=1ABCDED/dE/0D/0C/dC/1A/dA/dB/dC/dB/d令A=(A,B,C), B=(D,E), 进一步可得：现态次态/输出x=0x=1ABB /0A /1A/dA/d寻找最小闭覆盖通常不是一件容易的事情，其结果往往不唯一。现态次态/输出x=0x=1ABCDED/dE/0D/0C/dC/1A/dA/dB/dC/dB/d6.5.4 状态编码

36、状态编码(状态分配状态分配)给最小化状态表中的每一个状态指定一个二进制代码，形成二进制状态表。通常情况下，状态编码的方案不一样，所得到的输出函数和激励函数的表达式也不同，由此而设计出来的电路复杂度也不同。状态分配的任务是： 决定编码的长度；寻找一种最佳的或接近最佳的状态分配方案。设最小化状态表中的状态数为N，编码长度为n，N和n的关系为 2n1N2n用2n种组合来对N个状态进行分配时，可能出现的分配方案的总数Ks为例如例如，n=2, N=4时 有方案状态12345678910 11 12ABCD00 10 01 11 00 01 10 11 00 10 01 1101 11 00 10 10

37、11 00 01 11 01 10 0011 01 10 00 11 10 01 00 01 11 00 1010 00 11 01 01 00 11 10 10 00 11 01方案状态13 14 15 16 17 18 19 20 21 22 23 24ABCD00 01 10 11 00 10 01 11 00 01 10 1111 10 01 00 10 00 11 01 01 00 11 1010 11 00 01 01 11 00 10 10 11 00 0101 00 11 10 11 01 10 00 11 10 01 00但是，在Ks种方案中只有三种是独立的(真正不相同的)方

38、案然而，当n较大时，Ku仍然很大，要真正找到最佳的分配方案是十分困难的，况且分配方案的好坏还与所采用的触发器的类型有关。因此，实际应用时都是采用工程的方法，依据以下四条件原则来进行状态分配。状态分配的基本原则有四条：状态分配的基本原则有四条：(1) 在相同输入条件下具有相同次态的现态，应尽可能分配相邻的二进制代码；(2) 在相邻输入条件，同一现态的次态应尽可能分配相邻的二进制代码；(3) 输出完完全全相相同同的现态应尽可能分配相邻的二进制代码；(4) 最小化状态表中出现次数最多的状态或初始状态应分配逻辑0。一般情况下，第一条原则较为重要，需优先考虑，其次要考虑由前三条原则得到的应分配相邻代码的

39、状态对出现的次数，次数多的状态对应优先分配相邻的二进制代码。例例：对下表所示的状态表进行状态分配现态次态/输出x=0x=1ABCDC/0C/0B/0A/1D/0A/0D/0B/1解：解： 确定n=2 确定分配 由规则(1)得A和B,A和C应相邻； 由规则(2)得C和D,C和A,B和D,A和B应相邻； 由规则(3)得A,B,C 三者应相邻,即AB,AC,BC应相邻； 由规则(4)得A分配为逻辑0。现态次态/输出x=0x=1ABCDC/0C/0B/0A/1D/0A/0D/0B/1ABDC0101y2y1A:B:C:D:y2 y100100111 由规则(1)得A和B,A和C应相邻； 由规则(2)得

40、C和D,C和A,B和D,A和B应相邻； 由规则(3)得A,B,C 三者应相邻 ,即 A和 B,A和C,B和C应相邻； 由规则(4)得A分配为逻辑0。最后我们可以得到二进制状态表现态y2 y1次态y2(n+1)y1(n+1)/输出x=0x=10001111001/010/000/101/011/011/010/100/0注意：注意：有时满足分配原则的分配方案不唯一，这时可任选一种。现态次态/输出x=0x=1ABCDC/0C/0B/0A/1D/0A/0D/0B/1确定激励函数和输出函数确定激励函数和输出函数1. 触发器的激励表触发器的激励表触发器的激励表反映触发器从某种现态转换 到某种次态时，对触

41、发器输入(激励)的要求。在这种表中，现态和次态作为自变量，输入(激励)作为因变量。触发器的激励表可由触发器的状态表直接推出。Q Q(n+1)RSd001100d00011011Q Q(n+1)D010100011011RS触发器激励表D触发器激励表Q Q(n+1)JK0d1dd1d000011011Q Q(n+1)T011000011011JK触发器激励表T触发器激励表2. 确定激励函数确定激励函数两两种种方方法法：根据次态方程来确定和通过激励表来确定。例：例：若用JK触发器实现下表所示的二进制状态表， 试写出激励和输出函数。现态 y2 y1次态y2(n+1)y1(n+1)/输出Zx=0x=1

42、0001111011/000/000/101/001/000/110/111/0解：解： 确定激励函数现态 y2 y1次态y2(n+1) y1(n+1)0001111000011110输入x激励函数J2K2J1K111000001010010111 d 1 d0 d d 1d 1 d 1d 1 1 d0 d 1 d0 d d 1d 0 d 1d 0 1 d00001111现态y2 y1y2(n+1)y1(n+1)/输出Zx=0x=10 00 11 11 011/000/000/101/001/000/110/111/0Q Q(n+1)JK0d1dd1d000011011J1=1现态 y2 y1

43、次态y2(n+1) y1(n+1)0001111000011110输入x激励函数J2K2J1K111000001010010111 d 1 d0 d d 1d 1 d 1d 1 1 d0 d 1 d0 d d 1d 0 d 1d 0 1 d00001111xy21dd0000101y11110d0d0J2xy2d11d000101y111100d0dK2xy211dd000101y1111011ddJ1xy2dd11000101y11110dd11K1K1=1Z=y2y1+xy10010000101y1xy211100011Z 确定输出函数现态y2 y1y2(n+1)y1(n+1)/输出Zx=

44、0x=10 00 11 11 011/000/000/101/001/000/110/111/0画出逻辑电路图画出逻辑电路图先画出触发器并给触发器编号，再根据激励函数和输出函数画出组合逻辑部分的电路，最后画出同步时钟信号线。1D1CD2Cy2CPx&y1z1y21&y1例如：例如：6.5.5 同步时序逻辑电路设计举例同步时序逻辑电路设计举例例：例：设计一个“ 111”序列检测器，用来检测串行二进制序列，要求每当连续输入3个(或3个以上)1时，检测器输出为1，否则输出为0。其典型输入输出序列如下：输入x：0111011110输出Z：0001000110解：解： 作状态图和状态表0A0/00/00

45、/00/0B1/0D1/11/1C1/0现 态次态/输出Zx=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1 状态化简用观察法可得最大等效类为：(A), (B), (C,D)令C(C,D),可得下列最简状态表现 态次态/输出Zx=0x=1ABCA/0A/0A/0B/0C/0C/1现 态次态/输出Zx=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1状态分配： AB，BC，AC应相邻 AB，AC应相邻 AB应相邻 A应为逻辑0AB0101y1y2现 态次态/输出Zx=0x=1ABCA/0A/0A/0B/0C/0C/1C现态y2 y1次态y2(n+1)y1(n+1

46、)/输出Zx=0x=100011000/000/000/001/010/010/1现 态次态/输出Zx=0x=1ABCA/0A/0A/0B/0C/0C/1AB0101y1y2C现态 y2 y1次 态y2(n+1y1(n+1)0001101100011011输 入x激励函数J2 K2 J1 K1000000dd011010dd0d0d0dd1d10 ddddd0d1d1dd1d00ddddd00001111输 出Z000d001dQ Q(n+1)JK0d1dd1d000011011确定激励函数和输出函数表达式：选用JK触发器xy20dd0000101y11110d0d1J2xy2d1dd0001

47、01y111100dddK2xy200dd000101y1111001ddJ1xy2ddd1000101y11110ddd1K1xy200d0000101y1111010d0Z 现态 y2 y10001101100011011 输入x激励函数J2 K2 J1 K10d0d0dd1d10ddddd0d1d1dd1d00ddddd00001111输 出Z000d001dJ2=xy1, k2=xJ1=xy2, k1=1Z=xy2 画电路图J2=xy1, k2=xJ1=xy2, k1=1Z=xy2K1CK2Cy2CPxy1zy2&y11&J1J2& 分析： 由于电路有冗余状态“11”，一旦电路进入“1

48、1”状态，不管输入为0还是1，经过一个时钟周期后，电路应自动进入有效状态，否则电路存在“挂起”现象。分析方法为： 确定无效状态的次态，由于无效状态的次态为d，所以在化简的卡诺图中，被卡诺圈圈起的d为1，没有被卡诺圈圈起的d为0。然后判断无效状态的次态是否为有效状态或是否存在“挂起”现象。xy20dd0000101y11110d0d1J2xy2d1dd000101y111100dddK2xy200dd000101y1111001ddJ1xy2ddd1000101y11110ddd1K1xy200d0000101y1111010d0Z现态 y2 y1次 态y2(n+1y1(n+1)00011011

49、00011011输 入x激励函数J2 K2 J1 K100000000011010100d0d0dd1d1d101010d1d1dd0d0d0100100001111输 出Z00000011xy200d0000101y1111010d0ZZ=xy1y2现态y2 y1x=0x=10 00 1111 000/000/000/000/001/010/010/010/1次态y2(n+1)y1(n+1)/Z0000/00/00/00/0011/0111/01/1101/0 修改后的电路图：K1CK2Cy2CPxy1zy2&y11&J1J2&例：例：设计一个三位串行奇偶校验电路。当电路串行接收了三位二进制

50、数后，如果1的个数为偶数，则电路输出为1；否则为0。当接收了三位二进制数后，电路返回初始状态。解：解： 作状态图和状态表FBACG0/00/01/01/0DE0/01/00/11/00/01/10/01/10/11/0现态次态/输出x=0x=1ABCDEFGB/0D/0F/0A/1A/0A/0A/1C/0E/0G/0A/0A/1A/1A/0现态次态/输出x=0x=1ABCDEFGB/0D/0F/0A/1A/0A/0A/1C/0E/0G/0A/0A/1A/1A/0 状态化简现态次态/输出x=0x=1ABCDEB/0D/0E/0A/1A/0C/0E/0D/0A/0A/1状态分配：DE应相邻 BC，

51、DE应相邻 ABC应两两相邻 A应为逻辑0现态次态/输出x=0x=1ABCDEB/0D/0E/0A/1A/0C/0E/0D/0A/0A/1y3y2AB000101y11110CDEY3Y2Y1次态/输出x=0x=1000010110100101010/0100/0101/0000/1000/0110/0101/0100/0000/0000/1现态次态/输出x=0x=1ABCDEB/0D/0E/0A/1A/0C/0E/0D/0A/0A/1y3y2AB000101y11110CDEY3Y2Y1次态/输出x=0x=1000001010011100 101 110111010/0ddd/d100/0d

52、dd/d000/1 000/0 101/0ddd/d110/0ddd/d101/0ddd/d000/0000/1 100/0ddd/dd00 01 11 1000011110xy3y2y100dd00d0D2101dd0000 01 11 1000011110xy3y2y111dd00d0D3001ddd1100 01 11 1000011110xy3y2y110dd00d0D1000ddd0100 01 11 1000011110xy3y2y100dd00d1Z010ddd00Y3Y2Y1次态次态/输出输出x=0x=1000001010011100101 110111010/0ddd/d10

53、0/0ddd/d000/1 000/0 101/0ddd/d110/0ddd/d101/0ddd/d000/0000/1 100/0ddd/dD3=Y2+XY3D2=Y3Y2D1=XY3Y2+XY3Y2 =Y2(XY3) Z=XY1+XY3Y2Y1列出激励函数和输出函数表达式：画逻辑电路图：（略）。00 01 11 1000011110xy3y2y111110000D30011111100 01 11 1000011110xy3y2y110100000D10000010100 01 11 1000011110xy3y2y100000010D21011000000 01 11 100001111

54、0xy3y2y100000001Z01011100分析：Y3Y2Y1次态/输出x=0x=1000001010011100 101 110111010/0010/0100/0100/0000/1 000/0 101/0101/0110/0110/1101/0101/1000/0000/1 100/0100/100 01 11 1000011110xy3y2y100000001Z01000000Z=XY3Y2Y1+XY3Y2Y1修改后的画逻辑电路图：（略）。0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10

55、 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0例例: 用JK触发器，设计一个8421BCD码十进制计数器。解：解：（1）建立原始状态图和原始状态表。 000111100011d10100d01100dd1011dd000111100000d00111d01100dd1011dd000111100001d00101d01110dd1001dd（2）求输出函数和激励函数。 000111100000d10100d01101dd1000ddQ3Q2Q1Q0Q3n+1Q3Q2Q1Q0Q0n+1Q3Q2Q1Q0Q2

56、n+1Q3Q2Q1Q0Q1n+1特征方程组：激励函数：000111100011d10100d01100dd1011dd000111100000d00111d01100dd1011dd000111100001d00101d01110dd1001dd 000111100000d10100d01101dd1000ddQ3Q2Q1Q0Q3n+1Q3Q2Q1Q0Q0n+1Q3Q2Q1Q0Q2n+1Q3Q2Q1Q0Q1n+110101011 10110100 1100110111010100 11101111 11110000（3）自启动检查。 1401215431011121398756状态转移关系图为

57、使电路不至于出现挂起现象，需要检查不在计数循环中的状态的转移关系。共有6个未使用的状态。凡在化简时被圈入的任意项，其取值为1，没有被圈入的任意项取值为0。从而得到这6个未使用状态的次态为：10101011 10110100 1100110111010100 11101111 11110000CPQ1Q2Q3Q0J0 CK0& J1 CK1& J2 C& K2& J3 CK3（4）画逻辑图。 y2y1y0x=0x=1000011110011001101010101001100110101010100000000001100110101010111111111例例: 设计一个三位串行输入输出移位寄

58、存器。要求数据在移位寄存器中传输是由低位到高位依次进行的。该移位寄存器有一个输入端X，输出则为触发器状态输出。 解：解：（1）建立原始状态图和原始状态表。 000111100000110100111100111000110001111000000001111111111110000000011110000000010000111111101111（2）求输出函数和激励函数。 xy2y1y0y0n+1xy2y1y0y2n+1xy2y1y0y1n+1特征方程组：激励函数：（4）画逻辑图。 J0K0CQ0J1K1CQ1J2K2CQ2y0y1y21CPx例例:设计一序列信号发生器，产生序列101001

59、0100。 序列信号发生器就是用来产生序列电位和序列脉冲的逻辑部件。按其结构来分，序列信号发生器可分为计数型和移位型两种。 计数型序列信号发生器由计数器和组合电路来构成。计数器相当于组合电路的输入源，决定序列信号的长度，组合电路则在这个输入源的作用下产生序列信号。这时，计数器的输出可以供给几个组合电路，产生几种长度相同但是序列内容不同的序列信号。计数型序列信号发生器的设计方法：计数型序列信号发生器的设计方法：1、根据序列长度M确定触发器位数k，2k1M2k；2、列状态表，状态表中输出要根据序列信号的要求来确定，有n个序列信号就列n个输出；3、根据求得的激励函数和输出函数画出逻辑图。移位型序列信

60、号发生器的设计步骤：移位型序列信号发生器的设计步骤：根据给定序列信号的长度M，由2k1M2k决定所需最少的触发器数目k。验证并确定实际需要的触发器数目k。对给定的序列信号每k位分为一组，选定一组后，向前移一位，按k位再取一组，总共取M组。如果这M组数字，都不重复，就可以使用已经选择的k；否则，就使k=k+1。再重复以上的过程，直到M组数字不再重复时，k值就可以确定下来。最后得到的M组数字，就是序列信号发生器的状态转移关系，将它们依次排列，得到序列信号发生器的状态转移表。状态转移表的右边是该状态下反馈信号。由状态转移表求反馈函数。检查未使用状态的转移关系，以满足自启动的要求。画逻辑图。反馈移位型

61、序列信号发生器框图反馈移位型序列信号发生器框图 利用移位型序列信号发生器的设计方法对本例进行设计，触发器选用D触发器。解：解：（1）本例序列长度是5（10100），最小触发器数目是3。（2）对序列信号每3位一组取信号，每取一组移一位，共取5组：101、010、100、001、010。出现了两次010。说明k3不能满足设计要求。再取k4。重新按4位一组信号，也取5组：1010、0100、1001、0010、0101。没有重复，确定k4。 D01 0 1 00 1 0 01 0 0 10 0 1 00 1 0 101010（3）列状态转移表。（4）作D0的卡诺图D0的表达式：0001111000d

62、1dd01d0d011dddd101dd0Q3Q2Q1Q0（5）检查自启动。卡诺图中，没有被圈入的格的D0值都是0，从而可以确定未使用状态的次态。确定所有状态的转移关系后，画出状态转移关系图。可以看出电路可以自启动。61310113259414128715010001111000d1dd01d0d011dddd101dd0Q3Q2Q1Q0（6）画逻辑图。 CPQ1Q2Q0D CD C D C& D C 例例:设计一个公路和铁路交叉路口交通控制电路，如下图所示。在P1和P2点设置两个压敏器件，当它承受火车的压力时，产生逻辑电平1，否则为0。为保证同一列火车不会同时压在两上压敏元件上，假设P1和P

63、2点相距较远。 A，B是两个栅门，要求火车任何部分位于P1，P2之间时，栅门A，B应同时关闭，否则栅门同时打开。压敏器件P1，P2的输出用x1，x2表示，它控制一电路，使其输出为Z，当Z1，栅门A，B关闭；当Z0，栅门A，B打开。公路BP1P2A西东解：解：（1）建立原始状态图、状态表。火车尚未到来，这时x1x200，输出Z0；火车由西向东行驶，并压在P1上，这时x1x210，输出Z1；火车继续行驶且位于P1和P2之间，这时x1x200，输出Z1；火车仍继续行驶，且压在P2上。这时x1x201，输出Z1；当火车离开P2后，这时x1x200，输出Z0；同理当火车由东向西行驶时，情况如下：输入x1

64、x201，输出Z1。输入x1x200，输出Z1。输入x1x210，输出Z1。该电路共有7个状态，分别用S1，S2，S3，S4，S5，S6，S7表示。公路BP1P2A西东01/100/000/100/100/101/100/010/100/010/101/100/1S3S1S2S4S6S5S710/110/101/1原始状态图X1X2/ZP1P2/Z现态次态/输出x1x2=00x1x2=01x1x2=11x1x2=10S1S2S3S4S5S6S7S1/0S3/1S3/1S1/0S6/1S6/1S1/0S5/1d/dS4/1S4/1S5/1d/dd/dd/dd/dd/dd/dd/dd/dd/dS2

65、/1S2/1d/dd/dd/dS7/1S7/1原始状态表（2）状态化简。表中状态和输出都存在无关项，这是一个不完全给定的状态表，可利用相容的概念进行化简。由表可见，S2和S3，S4和S7，S5和S6是相容状态，可以合并。这样就得出最小化状态表如下表所示。现态次态/输出x1x2=00x1x2=01 x1x2=11x1x2=10S1S2S4S5S1/0S2/1S1/0S5/1S5/1S4/1S4/1S5/1d/dd/dd/dd/dS2/1S2/1S4/1S4/1（3）状态分配。由以上分析可知本电路有4个状态，所以触发器个数n2，状态分配为S100，S201，S411，S510。 Q2Q1Q2n+1

66、 Q1n+1/Zx1x2=00 x1x2=01 x1x2=11 x1x2=100001111000/001/100/010/110/111/111/110/1d/dd/dd/dd/d01/101/111/111/1最小化二进制状态表最小化二进制状态表 （4）选择触发器类型，确定其激励函数和输出函数Z。画出两个触发器的次态卡诺图及输出Z的卡诺图。000111100001d10111d11101d11011d1000111100000d10111d11101d11000d1000111100001d00101d01101d11011d1 x1x2Q2Q1Zx1x2Q2Q1Q2n+1x1x2Q2Q1Q1n+1特征方程组：激励函数：输出函数：（5）画出逻辑电路图。根据上述激励函数和输出方程画出逻辑电路图。 Q2Zx2x1Q1CP K1 J1 & K2 J2 &1111