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1、第八章第八章 存储器与可编程逻辑器件存储器与可编程逻辑器件 第一节第一节 概述概述EPROMFPGA第八章第八章 存储器与可编程逻辑器件存储器与可编程逻辑器件 第一节第一节 概述概述第八章第八章 存储器与可编程逻辑器件存储器与可编程逻辑器件 第一节第一节 概述概述第二节第二节 随机存取存储器随机存取存储器-RAM（RAM- Random Access Memory ） 随机存储器随机存储器的特点是：在工作过程中，既可的特点是：在工作过程中，既可从存储器的任意单元读出信息，又可以把外界信从存储器的任意单元读出信息，又可以把外界信息写入任意单元，因此它被称为随机存储器，简息写入任意单元，因此它被称
2、为随机存储器，简称称 RAM 。 RAM 按功能可分为按功能可分为 静态、动态两类静态、动态两类 一、静态随机存取存储器一、静态随机存取存储器- Static RAM84位位SRAMA0A1A2 DI3 DI2 DI1 DI0 DO3 DO2 DO1 DO084位位 SRAM 图形符号图形符号 存储单元简图存储单元简图 SRAM的写操作时序的写操作时序三总线如何配合？三总线如何配合？ SRAM的写操作时序的写操作时序 SRAM的读操作时序的读操作时序6116二、动态随机存取存储器二、动态随机存取存储器- Dynamic RAM存储、读出过程存储、读出过程二、动态随机存取存储器二、动态随机存取存
3、储器- Dynamic RAM刷新刷新动态动态RAMnDRAM的优点的优点: 存储容量大存储容量大, 集成集成 度高度高nDRAM的缺点的缺点: 需要定时刷新需要定时刷新DRAM的结构的结构 DRAM的的工作方式工作方式三、三、 RAM的扩展与应用的扩展与应用 n1、容量扩展、容量扩展n位扩展：存储器并行数据位数的扩展位扩展：存储器并行数据位数的扩展n字扩展：存储深度的扩展字扩展：存储深度的扩展 字扩展：存储深度的扩展字扩展：存储深度的扩展 低位地址低位地址直接相连直接相连高位地址高位地址译出片选译出片选常用常用RAM组件：组件： RAM2114：共有共有10根地址线，根地址线，4根数据线。根
4、数据线。 容量为：容量为：1024字字4位（即位（即1K4）RAM6116：共有共有11根地址线，根地址线，8根数据线。根数据线。 容量为：容量为：2048字字8位（又称为位（又称为2K8） AM21L41：共有共有12根地址线，根地址线，1根数据线。根数据线。故其容量为：故其容量为：4096字字1位（即位（即4K1） AM12168：共有共有12根地址线，根地址线，4根数据线。根数据线。 容量为：容量为：4096字字4位（即位（即4K4）RAM2114、6116的管脚图的管脚图123456789181716151413121110A2A1A0A3A4A5A6A7A8A9CSGNDVCCD3D
5、2D1D0R / WRAM 2114 管脚图管脚图2345678910232221201918171615A0A1D0A3A4A5A6A9A10CSGNDVCCD3D2D1D4RAM 6116 管脚图管脚图A2A711112141324A8D5D6D7RDWR2114容量的扩展容量的扩展D7A9A0R/W CSD1D3D2D0A9A0R/W CSD1D3D2D0. . . . .D6D5D4D1D3D2D0.CSR/WA0A92114 (1)2114 (2)用两片用两片2114 将位数由将位数由 4位扩展到位扩展到 8位位 1. 位数的扩展位数的扩展：把各片对应的地址线连接在一起，：把各片对应
6、的地址线连接在一起，数据线并列使用即可。接线如下图：数据线并列使用即可。接线如下图：2. 字数的扩展：字数的扩展：CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D32 4译译码码器器A11A10A0A9D3D2D1D02114 (1)2114 (2)2114 (3)2114 (4)R/WY0Y374LS139A11A10选中片序号选中片序号 对应的存储单元对应的存储单元0 00 11 01 12114(1)2114(2)2114(3)2114(4)0000 10231024 20472048 30713072
7、 4095高位地址和存储单元的关系对照表高位地址和存储单元的关系对照表例例8-1 试将容量为试将容量为2564位的位的SRAM(AM9122)，扩展成，扩展成5128位的位的RAM组合组合分析：位扩展分析：位扩展 4 8 需两片需两片AM9122 字扩展字扩展256 512 深度为原来的两倍深度为原来的两倍 224 共需共需4片容量为片容量为2564位的位的SRAM(AM9122) 多块多块RAM构成内存条构成内存条CPU与与RAM的连接的连接PC控制接口卡中控制接口卡中RAM的电路的电路三、三、 RAM的扩展与应用的扩展与应用 n1、双口、双口RAM三、三、 RAM的扩展与应用的扩展与应用
8、n1、双口、双口RAM应用：应用：显示缓存、字符合成器显示缓存、字符合成器三、三、 RAM的扩展与应用的扩展与应用 n2、RAM用作移位寄存器用作移位寄存器应用：应用：大容量移位大容量移位延时：音乐喷泉延时：音乐喷泉三、三、 RAM的扩展与应用的扩展与应用 n3、先进先出存储器先进先出存储器 FIFO（First In First Out）应用？应用？PC-HD接口接口存储变调存储变调半满标志半满标志全满标志全满标志案例：案例：ATA接口接口原理？原理？不同传输率总线转换不同传输率总线转换三、三、 RAM的扩展与应用的扩展与应用 n3、先进先出存储器先进先出存储器- FIFO用边读边写用边读边
9、写双端口双端口RAM构成构成FIFO三、三、 RAM的扩展与应用的扩展与应用 n3、先进先出存储器先进先出存储器- FIFO用用标准标准RAM构成构成FIFOAI-AO=? 只读存储器，工作时其存储的内容固定不变。只读存储器，工作时其存储的内容固定不变。只能读出，不能随时写入，所以称为只读存储器。只能读出，不能随时写入，所以称为只读存储器。一、一、 ROM的基本结构及工作原理的基本结构及工作原理 ROM主要由主要由地址译码器、存储矩阵地址译码器、存储矩阵和和输出输出电路电路三部分组成。三部分组成。Read Only MemoryMROMPROM EPROM EEPROM第三节第三节 只读存储器
10、只读存储器( ROM )输出输出电路电路存储存储矩阵矩阵字线字线位线位线A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译译码码器器K: 输出输出控制端控制端W3W0W2W1固定固定ROM ROM主要由主要由地址译码器地址译码器存储矩阵存储矩阵输出电路输出电路000101111100110011001001地地 址址A1A0D3D2D1D0内内 容容A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译译码码器器K: 输出输出控制端控制端 给出任意一个地给出任意一个地址码，译码器与之对址码，译码器与之对应的字线变为应的字线变为高电平高电平，进而从位线上便可输进而从位
11、线上便可输出四位数字量。出四位数字量。字线字线位线位线图中存储器的内容图中存储器的内容ROM阵列示意图阵列示意图ROM阵列示意图阵列示意图ROM阵列示意图阵列示意图0和和1的输出？的输出？10ROM阵列示意图阵列示意图0110符号和定时图符号和定时图A关联的作用关联的作用:当当Am=1时，受影响的输入、输时，受影响的输入、输出端被选通，允许各输入端出端被选通，允许各输入端上的数据写入存储器中的上的数据写入存储器中的m号区域，或者允许号区域，或者允许m号区域号区域的内容从输出端被读出；的内容从输出端被读出；Am=0时，受影响的输入、输出时，受影响的输入、输出端被封锁，不允许写入也不端被封锁，不允
12、许写入也不允许读出允许读出 特点特点: 出厂时全部存储出厂时全部存储 “1”，用户可根据需要将某，用户可根据需要将某些单元改写为些单元改写为 “0”, 然而只能改写一次。然而只能改写一次。字线字线位位线线熔熔断断丝丝将熔丝烧断，该将熔丝烧断，该单元则变成单元则变成“0”。二、可编程二、可编程 ROM （PROM）二、可编程二、可编程 ROM （PROM）编程图编程图EPROMErassable PROM 所存储的信息可以用紫外线照射擦除，重新编程。所存储的信息可以用紫外线照射擦除，重新编程。三、三、 可改写可改写PROM（EPROM和和EEPROM）ROMPROM高电平高电平 编程后，编程后，
13、栅极阈值变高，栅极阈值变高，输出为输出为0EPROMErassable PROM 所存储的信息可以用紫外线照射擦除，重新编程。所存储的信息可以用紫外线照射擦除，重新编程。三、三、 可改写可改写PROM（EPROM和和EEPROM）2732 EEPROM(E2PROM) Electrically EPROM 电可擦除电可擦除PROM三、三、 可改写可改写PROM（EPROM和和EEPROM）优点：方便，优点：方便，主板在线升级等主板在线升级等；注意，；注意，案例案例38所所ROMPROMEPROM四、四、 ROM的扩展的与应用的扩展的与应用 1、ROM的扩展的扩展四、四、 ROM的扩展的扩展 8
14、位扩展：位扩展：四、四、 ROM的扩展的扩展 将容量为将容量为1K8的的PROM（28L85A）编程为）编程为8K1的的ROM地址的不同地址的不同考研例题：考研例题：ROM的连接电路的连接电路A19A15:11111CPU与与ROM的连接的连接2、ROM的应用举例的应用举例a. 用于存储固定的专用程序用于存储固定的专用程序b. 利用利用ROM可实现查表或码制变换等功能可实现查表或码制变换等功能 查表查表功能功能 查某个角度的三角函数查某个角度的三角函数 把变量值（角度）作为地址码，其对应的函数值把变量值（角度）作为地址码，其对应的函数值作为存放在该地址内的数据，这称为作为存放在该地址内的数据，
15、这称为 “造表造表”。使。使用时，根据输入的地址用时，根据输入的地址(角度角度)，就可在输出端得到所，就可在输出端得到所需的函数值，这就称为需的函数值，这就称为“查表查表”。 码制变换码制变换 把欲变换的编码作为地址，把欲变换的编码作为地址，把最终的目的编码作为相应存储单元中的内把最终的目的编码作为相应存储单元中的内容即可。容即可。例例8-2 试将容量为试将容量为1K8 位的位的 PROM ( 28L85A ）编程为）编程为 8K1 位的位的 ROM ，画出必要的连线图，注明地址码的安排。，画出必要的连线图，注明地址码的安排。例例8-3 试用试用PROM实现实现8位位B码至码至BCD码的转换码
16、的转换 有不足有不足例例8-4 用容量为用容量为2K8 的的ROM，构成，构成14位的数据产生可位的数据产生可控的奇控的奇/偶校验码偶校验码b14=0，？，？b14=1，？，？奇校验奇校验偶校验偶校验奇校验奇校验利用利用ROM存储字库点阵存储字库点阵地址地址数据数据利用利用ROM存储字库点阵存储字库点阵公公利用利用ROM存储字库点阵存储字库点阵 编程一个汉字就需芯片编程一个汉字就需芯片 16x16 个存储单元。个存储单元。 一个容量为一个容量为 64Kx16 位的位的 EPROM ，可以存储上述字体的汉字可以存储上述字体的汉字 4 000 个，个，而地址码需而地址码需 16 位，输出数据线需位
17、，输出数据线需 16 条。条。巨人集团巨人集团ROMD/A计计数数器器CP计数脉冲计数脉冲送示波器送示波器34uoA1A2A0D3D2D1D0D/A01000000000001111111111100000000000000000000001111111111124812963tuo03. ROM 在波形发生器中的应用在波形发生器中的应用很有用很有用ROM实现逻辑函数实例实现逻辑函数实例d0m（1，2，4，7）d1m（1，2，3，7） ROM实现组合函数的不足实现组合函数的不足 芯片的利用率不高芯片的利用率不高。这是因为。这是因为ROM中的与阵列是一个固定的中的与阵列是一个固定的全译码阵列，全
18、译码阵列， 每一个乘积项都是一个最小项，只能实现组合每一个乘积项都是一个最小项，只能实现组合逻辑函数的最小项表达式，不能进行化简，而且实际上大多数逻辑函数的最小项表达式，不能进行化简，而且实际上大多数的组合逻辑函数也并不需要所有的最小项。因此，的组合逻辑函数也并不需要所有的最小项。因此，ROM在绝在绝大多数场合还是被作为存储器使用。大多数场合还是被作为存储器使用。第四节第四节 可编程逻辑阵列可编程逻辑阵列-PLA （PLA Programmable Logic Array ）一、概述一、概述二、二、PLA的工作原理及应用的工作原理及应用“与与”“或或”都可都可编程编程与与ROM的区别？的区别？
19、或的数量限制或的数量限制二、二、PLA的工作原理及应用的工作原理及应用Q0=?编程例子：编程例子：P1P2P3P4P5P2P4P5P3P6例例8-6试用适当的试用适当的PLA和触发器实现一可变模分频器，当控制输和触发器实现一可变模分频器，当控制输入入X0时，分频模时，分频模M5；X1时，时，M7，且在状态，且在状态Q2Q1Q0111时，输出时，输出Z为为1，其余情况均为，其余情况均为0，此外，电，此外，电路还具有异步置位输入路还具有异步置位输入SD。解：首先列功能表进行计数器设计解：首先列功能表进行计数器设计选用选用D触发器触发器三、三、PLA的扩展的扩展输出扩展输出扩展三、三、PLA的扩展的
20、扩展乘积项扩展乘积项扩展内部编程内部编程反码输出反码输出三、三、PLA的扩展的扩展输入扩展输入扩展三、三、PLA的扩展的扩展输入扩展输入扩展乘积项扩展乘积项扩展输出扩展输出扩展三、三、PLA的扩展的扩展特点：与、或都可编程；特点：与、或都可编程； 不足：不足： 有点复杂、成本高有点复杂、成本高有解决办法吗有解决办法吗 ？第五节第五节 可编程阵列逻辑可编程阵列逻辑-PAL（PAL Programmable Array Logic ）特点：特点：与阵列可以编程；与阵列可以编程； 或阵列以固定的或阵列以固定的 有多种输出结构可供选择有多种输出结构可供选择相同相同不同不同功能？功能？极性极性选择选择P
21、AL的命名的命名PAL的基本输出结构的基本输出结构PAL的基本输出结构的基本输出结构是否是否取非取非PAL的基本输出结构的基本输出结构PAL的基本输出结构的基本输出结构同步同步时钟时钟PAL的基本输出结构的基本输出结构异步异步时钟时钟PAL的基本输出结构的基本输出结构组合组合时序时序用用PAL实现下电路实现下电路特点：特点：PLA：只能组合，非常灵活。：只能组合，非常灵活。 有点复杂、成本高有点复杂、成本高PAL：可组合，也可时序。：可组合，也可时序。 不足：采用熔丝工艺，只能编程一次不足：采用熔丝工艺，只能编程一次第六节第六节 通用阵列逻辑通用阵列逻辑-GAL（GAL Generic Arr
22、ay Logic ）一、一、GAL的结构的结构GAL结构结构PAL结构结构GAL结构结构二、二、OLMC的结构和组态的结构和组态Output Logic Macro Cell乘积项乘积项选择选择三态使能三态使能选择选择反馈反馈选择选择输出输出选择选择二、二、OLMC的结构和组态的结构和组态二、二、OLMC的结构和组态的结构和组态二、二、OLMC的结构和组态的结构和组态二、二、OLMC的结构和组态的结构和组态二、二、OLMC的结构和组态的结构和组态二、二、OLMC的结构和组态的结构和组态例：试用例：试用GAL16V8构成构成6位通用移位寄存器位通用移位寄存器二、二、OLMC的结构和组态的结构和组
23、态二、二、OLMC的结构和组态的结构和组态二、二、OLMC的结构和组态的结构和组态第七节第七节 PLD的发展与编程的发展与编程 一、一、 第三代第三代PLDHDPLD家族成员家族成员：EPLD、CPLD、FPGA种类种类： 单元型单元型HDPLD FPGA ，类似标准门阵列结构；，类似标准门阵列结构； 阵列扩展型阵列扩展型HDPLDEPLD和和CPLD， 基于与基于与-或阵列结构（乘积项结构）或阵列结构（乘积项结构） 典型产品典型产品： Xilinx公司的公司的FPGA器件器件 Altera公司的公司的CPLD器件。器件。部分部分HDPLD产品的性能表产品的性能表生产厂商生产厂商器件系列器件系
24、列结构类型结构类型连线类型连线类型编程工艺编程工艺编程技术编程技术AlteraAPEX、FLEX查找表查找表确定型确定型SRAMICRMAX7000、MAX9000乘积项乘积项确定型确定型E2PROMISPMAX5000、Classic乘积项乘积项确定型确定型EPROM编程器编程器XilinxVirtex、SpartanXC4000、XC3000查找表查找表统计型统计型SRAMICRLatticeispLSI乘积项乘积项确定型确定型E2PROMISPActelMX、SX系列系列FPGA查找表查找表统计型统计型反熔丝反熔丝编程器编程器传输时延可以预测传输时延可以预测传输时延不固传输时延不固定，不
25、能预测定，不能预测逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块可可编编程程互互连连I/OI/O逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块I/OI/OCPLD的一般结构的一般结构可编程逻辑块可编程逻辑块： CPLD的主体部分的主体部分输入输入/输出块输出块： 输入、输出输入、输出可编程互连资源可编程互连资源：用于逻辑块之间以及逻辑块与：用于逻辑块之间以及逻辑块与 输入输入/输出块之间的连接输出块之间的连接 二、二、 Altera公司的公司的MAX7000系列系列CPLD编程工艺编程工艺：E2PROM，可在系统编程，可在系统编程系列成员系列成员：MAX7000E、MAX7000S、 MA
26、X7000A门数门数：6005000个个宏单元数宏单元数：32256个个I/O引脚数引脚数：36155个。个。 ALTERA MAX 7000S 系列的特点系列的特点nMAX 7000S 支持系统级集成支持系统级集成n用于产品制造的系统内可编程特性（用于产品制造的系统内可编程特性（ISP）n用于产品测试的边缘扫描测试标准（用于产品测试的边缘扫描测试标准（JTAG）n相同器件系列的引脚纵向兼容相同器件系列的引脚纵向兼容n引脚和结构与最初的引脚和结构与最初的MAX 7000系列兼容系列兼容n所有所有MAX 7000S 器件的增强功能器件的增强功能n6 个输出使能个输出使能n2 个全局时钟个全局时钟
27、n可选的集电极开路输出可选的集电极开路输出n转换速度控制转换速度控制MAX7000A的电路结构图的电路结构图INPUT/GCLK1INPUT/OE2/GCLK2INPUT/OE1INPUT/GCLR nPIA6 or 10 Output EnablesLAB CMacrocells33 to 4836I/OControlBlock361663 to 16 I/OLAB A3 to 16166Macrocells1 to 16I/OControlBlock3 to 16 I/O3 to 163 to 163 to 163 to 163 to 16LAB D36I/OControlBlock361
28、663 to 16 I/OLAB B 3 to 16166Macrocells17 to 32I/OControlBlock3 to 16 I/O3 to 163 to 163 to 163 to 163 to 16Macrocells49 to 646 or 10 Output Enables-逻辑阵列块逻辑阵列块LAB（Logic Array Block）I/O控制块控制块可编程互连阵列可编程互连阵列PIA（Programmable Interconnect Array）专专用用输输入入MAX7000S 系列的内部互连结构系列的内部互连结构逻辑阵列块逻辑阵列块可编程连线阵列可编程连线阵列
29、1 逻辑阵列块逻辑阵列块LAB MAX7000A的主体是通过可编程互连阵列的主体是通过可编程互连阵列PIA连接在一起的、连接在一起的、 高性能的、高性能的、 灵活的逻辑阵列块。每个灵活的逻辑阵列块。每个LAB由由16个宏单元组成个宏单元组成， 输入到每个输入到每个LAB的信号如下：的信号如下： 来自于来自于PIA的的36个通用逻辑输入；个通用逻辑输入； 全局控制信号（时钟信号、全局控制信号（时钟信号、 清零信号）；清零信号）； 从从I/O引脚到寄存器的直接输入通道，引脚到寄存器的直接输入通道， 用于实现用于实现MAX7000A的最短建立时间。的最短建立时间。LAB的输出信号可以同时馈入的输出信
30、号可以同时馈入PIA和和I/O控制块。控制块。 2 宏单元宏单元Macrocell MAX7000A的宏单元的宏单元乘积项乘积项选择选择矩阵矩阵36 Signalsfrom PIA16个共享扩展项ClearSelectGlobalClearUCCClock/EnableSelectCLRNENAPRNDQto I/OControlBlockto PIA2fromI/O pinFast InputSelect Programmable RegisterRegisterBypassLAB Local Array并联扩展项并联扩展项( (来自其它宏单元来自其它宏单元) )GlobalClocks-5
31、个乘积项中，有个乘积项中，有1个可个可以反馈回与阵列以反馈回与阵列(a) 共享扩展项共享扩展项 MAX7000A的扩展乘积项的扩展乘积项宏单元乘宏单元乘积项逻辑积项逻辑乘积项选择矩阵乘积项选择矩阵来自来自PIA的的36个信号个信号1616个可共享个可共享扩展项扩展项-宏单元乘宏单元乘积项逻辑积项逻辑(b) 并联扩展项并联扩展项 MAX7000A的扩展乘积项的扩展乘积项Product-TermSelectMatrixProduct-TermSelectMatrixPreset来自上一个宏单元来自上一个宏单元ClockClearClockClear到下一个宏单元到下一个宏单元宏单元乘宏单元乘积项逻
32、辑积项逻辑宏单元乘宏单元乘积项逻辑积项逻辑Preset-来自来自PIA的的36个信号个信号1616个可共享个可共享扩展项扩展项3 输入输入/输出控制块输出控制块PIAUCCto Other I/O PinsGNDfromMacrocellOpen-Drain OutputSlew-Rate ControlFast Input toMacrocellRegisterto PIAOE Select Multiplexer6 or 10 GlobalOutput Enable Signals-编程单元编程单元作地址码作地址码to LABPIA Signals4 MAX7000A的可编程互连阵列的可编
33、程互连阵列PIA编程单元控制与门编程单元控制与门 多数多数CPLD中的互连资源都有类似于中的互连资源都有类似于MAX7000A的的PIA结结构，这种连接线最大的特点是能够提供具有固定时延的通路，构，这种连接线最大的特点是能够提供具有固定时延的通路， 也就是说信号在芯片中的传输时延是固定的、可以预测的，也就是说信号在芯片中的传输时延是固定的、可以预测的， 所以将这种连接线称为确定型连接线。所以将这种连接线称为确定型连接线。看例子：看例子：tu-6-35 三、三、 现场可编程门阵列现场可编程门阵列FPGA 现场可编程门阵列现场可编程门阵列FPGA是由多个可编程的基本逻辑单元组是由多个可编程的基本逻
34、辑单元组成的一个二维矩阵。成的一个二维矩阵。 围绕该矩阵设有围绕该矩阵设有I/O单元，逻辑单元之间以单元，逻辑单元之间以及逻辑单元与及逻辑单元与I/O单元之间通过可编程连线进行连接。因此，单元之间通过可编程连线进行连接。因此， FPGA被称为单元型被称为单元型HDPLD。而由于基本逻辑单元的排列方式与而由于基本逻辑单元的排列方式与掩膜可编程的门阵列掩膜可编程的门阵列GA类似，所以沿用了门阵列这个名称。类似，所以沿用了门阵列这个名称。 多数多数FPGA采用采用SRAM编程工艺，编程工艺， 也有少数的也有少数的FPGA采用反采用反熔丝编程工艺。熔丝编程工艺。 连续布线 ( Altera 基于查找表
35、（LUT）的 FPGA )LABLE FPGA的结构示意图的结构示意图开关矩阵开关矩阵SM可配置逻可配置逻辑块辑块CLBCLBI/O块块IOB可编程连线可编程连线PIFPGA与与CPLD结构特点结构特点nAltera的连续式快速通道互连的连续式快速通道互连 FastTrackn采用分段式互连结构的器件无法得到冗余带来的好处采用分段式互连结构的器件无法得到冗余带来的好处连续式互连连续式互连结构结构分段式互连分段式互连结构结构ALTERA FLEX 系列结构图系列结构图.IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC逻辑单元逻辑单元.IOCIOC.IOCIOCIO
36、CIOC.快速通道互连快速通道互连逻辑阵列块逻辑阵列块 (LAB)IOCIOC.FLEX 10K系列系列FPGA结构图结构图.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式阵列块阵列块FLEX 系列的逻辑单元系列的逻辑单元数据1Lab 控制 3LE 输出进位链级联链查找表 (LUT)清 零 和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab 控制 1CLRNDQ数据2数据3数据4Lab 控制 2Lab 控制 4FLEX 10K 系列的系列的EAB
37、n什么是什么是EAB（Embbeded Arry Block）? n容量为容量为2048 bit的的RAMn可以配置为存储器或者逻辑函数可以配置为存储器或者逻辑函数n实现兆功能（实现兆功能（Megafunctionn实现存储器或者特殊的逻辑函数比单个的逻辑单元实现存储器或者特殊的逻辑函数比单个的逻辑单元(LE)更有更有效效LE嵌入式阵列嵌入式阵列逻辑阵列逻辑阵列LELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELEEABEABEABEABEABEAB 的字长是可配置的的字长是可配置的256x8
38、512x41024x22048x1256x8256x8512x4512x4256x16512x8FLEX 10K 系列的系列的EAB输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8 , 4 , 2 , 1 数 据 宽 度8 , 4 , 2 , 1地址宽度 8,9,10,11 写使能输入时钟EAB的使用的使用n存储器功能存储器功能n用作同步或者异步 RAMn单端口或者双端口 FIFOnRAM 可用来实现动态硬件重配置n逻辑功能逻辑功能n配置时，EAB是可以预装的 n实现一个大的查找表，尤其适用于快速乘法器，状态机和算术逻辑单元等FPGAsStrati
39、x II Stratix Cyclone Stratix GX APEX II APEX 20K Mercury FLEX 10K ACEX 1K FLEX 6000CPLDs MAX II MAX3000A MAX7000nFPGA与EPLD对比n1.FPGA的集成度比CPLD高n2.FPGA器件结构比CPLD灵活n3.CPLD的功耗比FPGA大n4.使用上CPLD比FPGA方便n5.CPLD具有加密功能CPLD FPGA PLD的编程与测试的编程与测试 1 PLD开发所需的设备开发所需的设备 计算机；计算机； PLD的开发软件包、的开发软件包、 专用的硬件描述语言；专用的硬件描述语言； P
40、LD的编程器或编程电缆。的编程器或编程电缆。 2 PLD的开发流程的开发流程 不同的软件包对不同的软件包对PLD的开发流程不尽相同，的开发流程不尽相同， 但但大致上都可归为三个过程。大致上都可归为三个过程。 设计输入设计输入设计处理设计处理仿真仿真器件编程器件编程器件测试器件测试 1） 设计输入设计输入 设计输入主要是指设计者以一定的方式对器件的逻辑功能进设计输入主要是指设计者以一定的方式对器件的逻辑功能进行描述，行描述， 并形成符合开发软件要求的设计源文件。目前多数的开并形成符合开发软件要求的设计源文件。目前多数的开发软件都支持原理图和硬件描述语言两种描述方式。发软件都支持原理图和硬件描述语
41、言两种描述方式。 2） 设计处理设计处理 开发软件可以自动完成对设计源文件的处理，开发软件可以自动完成对设计源文件的处理， 包括综合、包括综合、 优化、优化、 布局、布局、 布线等过程，最后生成可编程逻辑器件的编程文布线等过程，最后生成可编程逻辑器件的编程文件。件。 设计者也可以通过在开发软件中设置一些参数，对设计处设计者也可以通过在开发软件中设置一些参数，对设计处理过程进行控制；理过程进行控制； 在处理过程中，还可以用仿真工具对设计结在处理过程中，还可以用仿真工具对设计结果进行验证，果进行验证， 如果不满足设计要求，则需要修改设计。如果不满足设计要求，则需要修改设计。 3） 器件编程器件编程
42、 器件编程就是用编程软件，器件编程就是用编程软件， 通过编程器或编程电缆将设通过编程器或编程电缆将设计处理产生的编程数据下载到可编程逻辑器件中，计处理产生的编程数据下载到可编程逻辑器件中， 这样可编这样可编程逻辑器件就具备了预定的逻辑功能。程逻辑器件就具备了预定的逻辑功能。 4） 器件测试器件测试 器件测试就是用实验的方法，器件测试就是用实验的方法， 验证器件的实际性能。验证器件的实际性能。 ISP功能提高设计和应用的灵活性功能提高设计和应用的灵活性n减少对器减少对器件的触摸件的触摸和损伤和损伤n不计较器不计较器件的封装件的封装形式形式n允许一般的允许一般的存储存储n样机制造方样机制造方便便n
43、支持生产和支持生产和测试流程中测试流程中的修改的修改n允许现场硬允许现场硬件升级件升级n迅速方便地迅速方便地提升功能提升功能未编程前先焊未编程前先焊接安装接安装系统内编程系统内编程-ISP在系统现场重在系统现场重编程修改编程修改 用用PC机对机对ISP器件进行编程器件进行编程ispDownloadCableothersystemCircuitryISPDevice5ispDOWNLOADSoftware并口JTAG引脚说明引脚说明JTAG端口引脚端口引脚用于边界扫描测试时的功能用于边界扫描测试时的功能用于编程时的功能用于编程时的功能TDI测试数据和测试命令串行输入测试数据和测试命令串行输入编程
44、数据和编程命令串行输入编程数据和编程命令串行输入TDO测试数据串行输出测试数据串行输出编程数据串行输出编程数据串行输出TMS测试模式选择测试模式选择编程模式选择编程模式选择TCK测试时钟输入测试时钟输入编程时钟编程时钟TRST（可选）（可选）测试复位信号测试复位信号 在在ISP编程期间，芯片的编程期间，芯片的I/O引脚呈高阻状态，引脚呈高阻状态， 从而使正在从而使正在进行编程的器件与周围电路脱离。进行编程的器件与周围电路脱离。 当然，也可将编程数据存放当然，也可将编程数据存放在非易失性存储器中，用嵌入在电路中的微控制器实现对器件在非易失性存储器中，用嵌入在电路中的微控制器实现对器件的在系统编程
45、的在系统编程。 ALTERA 的 ByteBlaster（MV）下载接口此接口既可作编程下载口，也可作JTAG接口GW48-CK系统使用专用ASIC实现多供应商器件兼容的通用FPGA/CPLD编程下载电路模块多个多个ISP器件的菊花链连接器件的菊花链连接ISPDevice 1TDOTDITCLK TMSTRSTISPDevice 2ISPDevice 3 在电路或在系统（在电路或在系统（In System）可再配置有两类配置方式：）可再配置有两类配置方式： 主动配置主动配置方式和方式和被动配置被动配置方式。方式。 所谓所谓主动配置方式主动配置方式，就是在电路上电后由可编程逻辑器件主导，就是在电
46、路上电后由可编程逻辑器件主导配置操作过程，配置操作过程， 将存放在外部非易失性存储器中的编程数据读将存放在外部非易失性存储器中的编程数据读到可编程逻辑器件的到可编程逻辑器件的SRAM中；中； 被动配置方式被动配置方式则是在则是在PC机或微控制器的控制下将存放在外部机或微控制器的控制下将存放在外部非易失性存储器中的编程数据写到可编程逻辑器件的非易失性存储器中的编程数据写到可编程逻辑器件的SRAM中。中。 按编程数据的传输方式，又有同步与异步、串行与并行之分。按编程数据的传输方式，又有同步与异步、串行与并行之分。 具有具有ICR特性的可编程逻辑器件在配置过程中，特性的可编程逻辑器件在配置过程中， I/O引脚呈引脚呈高阻抗状态，高阻抗状态， 与外电路脱离。利用与外电路脱离。利用ICR技术也可以一次对多个器技术也可以一次对多个器件实现配置，件实现配置， 电路连接与具体的器件有关电路连接与具体的器件有关 。 本章内容：1. 了解RAM、ROM的基本概念、数据存储原理2. 掌握RAM、ROM的操作时序、扩展、典型应用3. 理解可编程逻辑器件的原理4. 理解PLA、PAL、GAL的原理应用作业：P356-8.18.58.108.22
