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1、第5章 微处理器的硬件特性及微机系统组成n教学重点n8086/80888086/8088的两种工作模式的两种工作模式n最小模式下的引脚信号和总线形成最小模式下的引脚信号和总线形成n最小模式下的总线时序最小模式下的总线时序几个名词几个名词n指令周期：执行指令周期：执行1条指令所需要的时间。条指令所需要的时间。n总总线线周周期期：CPU从从存存储储器器或或输输入入输输出出端端口口存存取取1个个字字节就是节就是1个总线周期。个总线周期。nT状态：时钟周期，状态：时钟周期，CPU处理动作的最小单位。处理动作的最小单位。n一一个个总总线线周周期期通通常常有有4个个T状状态态，一一个个指指令令周周期期由由
2、若若干个总线周期组成。干个总线周期组成。n基本的总线周期：基本的总线周期： 存储器读、写；存储器读、写； 输入输出端口的读、写；输入输出端口的读、写； 中断响应。中断响应。5.1 8086/8088的引脚信号与功能n其其引引脚脚信信号号表表现现了了CPU的的外外部部特特性性，学学习习时时请请特特别别关注以下几个方面：关注以下几个方面：n引引脚脚功功能能指指引引脚脚信信号号的的定定义义、作作用用；通通常常采用英文单词或其缩写表示采用英文单词或其缩写表示n信信号号流流向向指指信信号号是是从从芯芯片片向向外外输输出出，还还是是从外部输入芯片，抑或是双向的从外部输入芯片，抑或是双向的n有有效效电电平平
3、指指起起作作用用的的有有效效信信号号电电平平:高高/低低电平；上升电平；上升/下降边沿有效下降边沿有效n三三态态能能力力输输出出正正常常的的低低电电平平、高高电电平平外外，还可以输出高阻的第三态还可以输出高阻的第三态8086/8088的两种工作模式 P186n两种模式构成两种不同规模的应用系统两种模式构成两种不同规模的应用系统n最小模式最小模式 P187 图图5.3n构成小规模的应用系统构成小规模的应用系统n8088本身提供所有的系统总线信号本身提供所有的系统总线信号n最大模式最大模式 P189 图图5.4n构构成成较较大大规规模模的的应应用用系系统统，例例如如可可以以接接入入数数值值协协处理
4、器处理器8087n8088和总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号8086的两种工作模式（续）n两种组态通过两种组态通过MN/-MX引脚信号进行选择引脚信号进行选择n引脚引脚MN/-MX接高电平为最小组态模式接高电平为最小组态模式n引脚引脚MN/-MX接低电平为最大组态模式接低电平为最大组态模式n两种组态下的内部操作并没有区别两种组态下的内部操作并没有区别nIBM PC/XT机采用最大组态模式机采用最大组态模式n本书以最小组态展开基本原理本书以最小组态展开基本原理8088的引脚1234567891011121314151617181920403938373635
5、3433323130292827262524232221 GNDGND A A1414 A A1313 A A1212 A A1111 A A1010 A A9 9 A A8 8 ADAD7 7 AD AD6 6 AD AD5 5 AD AD4 4 AD AD3 3 AD AD2 2 AD AD1 1 AD AD0 0 NMI NMI INTRINTR CLK CLK GND GNDVCCVCCA A1515A A1616/S/S3 3A A1717/S/S4 4A A1818/S/S5 5A A1919/S/S6 6-SS0 (HIGH)-SS0 (HIGH)MN/-MXMN/-MX-RD-
6、RDHOLD (-RQ0/-GT0)HOLD (-RQ0/-GT0)HLDA (-RQ1/-GT1)HLDA (-RQ1/-GT1)-WR (-LOCK)-WR (-LOCK)IO/-M (-S2)IO/-M (-S2)DT/-R (-S1)DT/-R (-S1)DEN (-S0DEN (-S0 ) )ALEALE-INTA-INTA-TEST-TESTREADYREADYRESETRESET80888086/8088的引脚信号n数据和地址线数据和地址线n读写控制引脚读写控制引脚n中断请求和响应引脚中断请求和响应引脚n总线请求和响应引脚总线请求和响应引脚n其它引脚其它引脚5.1.1 地址/数据
7、总线AD15AD0nAD15AD0（Address/Data）n地址地址/数据数据分时复用分时复用引脚，双向、三态引脚，双向、三态n在在访访问问存存储储器器或或外外设设的的总总线线操操作作周周期期中中，这这些些引引脚脚在在第第1个个时时钟钟周周期期输输出出存存储储器器或或I/O端端口口的的地地址址A15A0n其他时间用于传送其他时间用于传送16位数据位数据D15D0 n80888088的分时复用引脚为的分时复用引脚为AD7AD05.1.2 地址/状态引脚nA19/S6A16/S3（Address/Status）n地址地址/状态状态分时复用引脚，输出、三态分时复用引脚，输出、三态n这这些些引引脚
8、脚在在访访问问存存储储器器的的第第1个个时时钟钟周周期输出高期输出高4位地址位地址A19A16n在在访访问问外外设设的的第第1个个时时钟钟周周期期全全部部输输出出低电平（访问外设时不使用）低电平（访问外设时不使用）n其他时间其他时间(T2T4)输出状态信号输出状态信号S6S35.1.3 控制总线 (引脚)n1. BHE/S7 高高8位数据总线允许位数据总线允许/状态复用状态复用n三态、输出。三态、输出。nT1时为时为BHE，表示，表示AD15AD8为有效数据。为有效数据。nT2T4为为 S7，S7为备用状态信号线。为备用状态信号线。n2. RD（Read）n读控制读控制，输出、三态、低电平有效
9、，输出、三态、低电平有效n有有效效时时，表表示示CPU正正在在从从存存储储器器或或I/O端端口口读读入入数数据据5.1.3 控制总线（续1）n3. READY n存储器或存储器或I/O口就绪口就绪，输入、高电平有效，输入、高电平有效n在在总总线线操操作作周周期期中中，8088 CPU会会在在第第3个个时时钟钟周周期的前沿测试该引脚期的前沿测试该引脚n如果测到高有效，如果测到高有效，CPU直接进入第直接进入第4个时钟周期个时钟周期n如果测到无效，如果测到无效，CPU将插入等待周期将插入等待周期TwnCPU在在等等待待周周期期中中仍仍然然要要监监测测READY信信号号，有有效效则则进进入入第第4个
10、个时时钟钟周周期期，否否则则继继续续插插入入等等待待周周期期Tw。 5.1.3 控制总线（续2）n4. TESTn测试测试，输入、低电平有效，输入、低电平有效n该引脚与该引脚与WAIT指令配合使用指令配合使用n当当CPU执执行行WAIT指指令令时时，它它将将在在每每个个时时钟钟周周期期对对该该引引脚脚进进行行测测试试：如如果果无无效效，则则程程序序踏踏步步并并继继续测试；如果有效，则程序恢复运行续测试；如果有效，则程序恢复运行n也也就就是是说说，WAIT指指令令使使CPU产产生生等等待待，直直到到引引脚有效为止脚有效为止n在在使使用用协协处处理理器器8087时时，通通过过引引脚脚和和WAIT指
11、指令令，可使可使8088与与8087的操作保持同步的操作保持同步 5.1.3 控制总线（续3）n5. INTR（Interrupt Request） n可屏蔽中断请求可屏蔽中断请求，输入、高电平有效，输入、高电平有效n有效时，表示请求设备向有效时，表示请求设备向CPU申请可屏蔽中断申请可屏蔽中断n该该请请求求的的优优先先级级别别较较低低，并并可可通通过过关关中中断断指指令令CLI清清除除标标志志寄寄存存器中的器中的IF标志、从而对中断请求进行屏蔽标志、从而对中断请求进行屏蔽n6. NMI（Non-Maskable Interrupt） n不可屏蔽中断请求不可屏蔽中断请求，输入、上升沿有效，输入
12、、上升沿有效n有效时，表示外界向有效时，表示外界向CPU申请不可屏蔽中断申请不可屏蔽中断n该请求的优先级别高于该请求的优先级别高于INTR，并且不能在，并且不能在CPU内被屏蔽内被屏蔽n当系统发生紧急情况时，可通过他向当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务申请不可屏蔽中断服务5.1.3 控制总线（续4）n7. RESETn复位请求复位请求，输入、高电平有效，输入、高电平有效n该该信信号号有有效效，将将使使CPU回回到到其其初初始始状状态态；当当他他再再度度返返回回无无效效时时，CPU将重新开始工作将重新开始工作n8088复复位位后后CSFFFFH、IP0000H，所所以以程
13、程序序入入口口在在物物理理地地址址FFFF0Hn8. CLK（Clock） n时钟输入时钟输入n系系统统通通过过该该引引脚脚给给CPU提提供供内内部部定定时时信信号号。8088的的标标准准工工作时钟为作时钟为5MHznIBM PC/XT机机的的8088采采用用了了4.77MHz的的时时钟钟，其其周周期期约约为为210ns5.1.4 电源线和地线nVcc 电源电源，向，向CPU提供提供5V电源电源nGND 地地，向，向CPU提供参考地电平提供参考地电平n5.1.5 5.1.5 其他控制线（其他控制线（24312431引脚）引脚）n2431引脚与引脚与8086/8088 CPU的工作模式有关。的工
14、作模式有关。nMN/MX（Minimum/Maximum 33引脚引脚）n组态选择组态选择，输入，输入n接接高高电电平平时时，8086/8088引引脚脚工工作作在在最最小小组组态态；反反之之，8088工作在最大组态工作在最大组态5.2 5.2 时钟发生器时钟发生器 8284A 8284An 5.3 5.3 总线缓冲及锁存总线缓冲及锁存5.3.1 多路分离总线多路分离总线分分时时复复用用的的引引脚脚上上的的信信号号需需分分离离锁锁存存。8088 CPU需需用用2片片锁锁存存器器将将AD7AD0、A19/S6-A16/S3的的地地址址信信号号锁锁存存。8086 CPU需需3片片锁锁存存器器锁锁存存
15、地地址址信信号号。8282、74LS373锁存器。锁存器。5.3.2 缓冲系统缓冲系统CPU引引脚脚负负载载超超过过10个个，需需采采用用缓缓冲冲器器增增加加总总线线的的驱驱动能力。动能力。74LS244、74LS245双向总线缓冲器。双向总线缓冲器。5.4 8086/8088的两种工作模式n两种模式构成两种不同规模的应用系统两种模式构成两种不同规模的应用系统n最小模式最小模式 P187 图图5.3n构成小规模的应用系统构成小规模的应用系统n8088本身提供所有的系统总线信号本身提供所有的系统总线信号n最大模式最大模式 P189 图图5.4n构构成成较较大大规规模模的的应应用用系系统统，例例如
16、如可可以以接接入入数数值值协协处理器处理器8087n8088和总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号5.4.1 最小模式工作n 最小模式下，最小模式下，2431引脚的信号引脚的信号n1. INTA（Interrupt Acknowledge） n可屏蔽中断响应可屏蔽中断响应，输出、低电平有效，输出、低电平有效n有有效效时时，表表示示来来自自INTR引引脚脚的的中中断断请请求求已已被被CPU响应，响应，CPU进入中断响应周期进入中断响应周期n中中断断响响应应周周期期是是连连续续的的两两个个，每每个个都都发发出出有有效效响响应应信信号号，以以便便通通知知外外设设他他
17、们们的的中中断断请请求求已已被被响响应应、并并令有关设备将中断向量号送到数据总线令有关设备将中断向量号送到数据总线 最小模式下最小模式下 2431 2431引脚信号引脚信号( (续续1)1)n2. ALE（Address Latch Enable）n地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效nALE引引脚脚高高有有效效时时，表表示示复复用用引引脚脚：AD15AD0和和A19/S6A16/S3正在传送地址信息正在传送地址信息n由由于于地地址址信信息息在在这这些些复复用用引引脚脚上上出出现现的的时时间间很很短短暂暂，所所以以系系统统可可以以利利用用ALE信信号号将将地
18、地址址信息锁存起来信息锁存起来最小模式下最小模式下24312431引脚引脚( (续续2)2)n3. DEN（Data Enable） n数据允许数据允许，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示当当前前数数据据总总线线上上正正在在传传送送数数据据，可利用他来控制对数据总线的驱动可利用他来控制对数据总线的驱动 n4. DT/ R（Data Transmit/Receive）n数据发送数据发送/接收接收，输出、三态，输出、三态n该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向n高电平时数据自高电平时数据自CPU输出（发送）输出（发送）n低电平时数据输入低电
19、平时数据输入CPU（接收）（接收） 最小模式下最小模式下24312431引脚引脚( (续续3)3)n5. M/IO（ Memory / Input and Output ） nI/O或存储器访问或存储器访问，输出、三态，输出、三态n该该引引脚脚输输出出低低电电平平时时，表表示示CPU将将访访问问I/O端端口口，这这时时地地址址总总线线A15A0提提供供16位位I/O口口地地址址n该该引引脚脚输输出出高高电电平平时时，表表示示CPU将将访访问问存存储储器器，这这时时地地址址总总线线A19A0提提供供20位位存存储储器器地地址址 最小模式下最小模式下24312431引脚引脚( (续续4)4)n6.
20、 WR（Write） n写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示有效时，表示CPU正在写出数据给存储器或正在写出数据给存储器或I/O端口端口nM/IO 、WR 和和RD 是最基本的控制信号是最基本的控制信号n3 者组合者组合，可产生，可产生4种基本的总线操作（周期）种基本的总线操作（周期）总线周期总线周期M / IO WRRD存储器读存储器读高高高高低低存储器写存储器写高高低低高高I/O读读低低高高低低I/O写写低低低低高高最小模式下最小模式下24312431引脚引脚 ( (续续5)5)n7. HOLDn总线保持总线保持（即（即总线请求总线请求），输入、高电平
21、有效），输入、高电平有效n有效时，表示总线请求设备向有效时，表示总线请求设备向CPU申请占有总线申请占有总线n该该信信号号从从有有效效回回到到无无效效时时，表表示示总总线线请请求求设设备备对对总总线线的使用已经结束，通知的使用已经结束，通知CPU收回对总线的控制权收回对总线的控制权 n8. HLDA（HOLD Acknowledge）n总线响应总线响应（即总线响应），输出、高电平有效（即总线响应），输出、高电平有效n有有效效时时，表表示示CPU已已响响应应总总线线请请求求并并已已将将总总线线释释放放此此时时CPU的的AB、DB及及具具有有三三态态输输出出能能力力的的CB将呈现高阻，使总线请求设
22、备可以接管总线。将呈现高阻，使总线请求设备可以接管总线。n待待到到总总线线请请求求信信号号HOLD无无效效，总总线线响响应应信信号号HLDA也转为无效，也转为无效，CPU重新获得总线控制权重新获得总线控制权 8088 CPU的 34引脚（与模式无关）nSS0（System Status 0） n最小组态模式下的最小组态模式下的状态输出状态输出信号信号n它它与与IO/-M和和DT/-R一一道道，通通过过编编码码指指示示CPU在在最最小组态下的小组态下的 8 种工作状态：种工作状态：1. 取指（取指（000）5. 中断响应（中断响应（100） 2. 存储器读（存储器读（001） 6. I/O读（读
23、（101） 3. 存储器写（存储器写（010） 7. I/O写（写（110） 4. 过渡状态（过渡状态（011） 8. 暂停（暂停（111） 与最大组态对比与最大组态对比4. 总线请求和响应引脚（续1）nHLDA（HOLD Acknowledge）n总总线线保保持持响响应应（即即总总线线响响应应），输输出出、高高电电平平有有效效n有有效效时时，表表示示CPU已已响响应应总总线线请请求求并并已已将将总总线线释释放放此此时时CPU的的地地址址总总线线、数数据据总总线线及及具具有有三三态态输输出出能能力力的的控控制制总总线线将将全全面面呈呈现现高高阻阻，使使总总线线请请求求设备可以顺利接管总线设备可
24、以顺利接管总线n待待到到总总线线请请求求信信号号HOLD无无效效，总总线线响响应应信信号号HLDA也转为无效，也转为无效，CPU重新获得总线控制权重新获得总线控制权 “引脚”小结nCPU引引脚脚是是系系统统总总线线的的基基本本信信号号，可可以以分成以下类：分成以下类：n8位数据线：位数据线：D0D7n20位地址线：位地址线：A0A19n控制线：控制线：nALE、 M/IO 、WR、RD、READY、BHE/S7、 MN/MX、 DEN、DT/R、nINTR、INTA、NMI，HOLD、HLDAnRESET、TEST、CLK、n电源线：电源线：Vcc、GND“引脚”提问n提问提问1：CPU引脚是
25、如何与外部连接的呢？引脚是如何与外部连接的呢？ n解答：总线形成解答：总线形成n提问提问2：CPU引引脚脚是是如如何何相相互互配配合合，实实现现总总线操作、控制系统工作的呢？线操作、控制系统工作的呢？n解答：总线时序解答：总线时序最小组态的总线形成AD7AD0A15A8A19/S6A16/S3+5V8086ALE8282STB系统总线信号系统总线信号A19A16A15A8A7A0D7D0IO/MRDWR8282STB8282STB8286T-OEMN/MXIO/MRDWRDT/ RDEN OE OE OE最小组态的总线形成20位地址总线位地址总线可采用可采用3个三态锁存器个三态锁存器8282进
26、行锁存和驱动进行锁存和驱动8位数据总线位数据总线可采用数据收发器可采用数据收发器8286进行驱动进行驱动系统控制信号系统控制信号由由8086引脚直接提供引脚直接提供5.4.2 最大模式操作n8086/8088的的数数据据/地地址址等等引引脚脚在在最最大大组组态态与与最最小组态时相同小组态时相同n有有些些控控制制信信号号不不相相同同，主主要要是是用用于于输输出出操操作作编编码码信信号，由总线控制器号，由总线控制器8288译码产生系统控制信号：译码产生系统控制信号：nS2、S1、S03个状态信号个状态信号nLOCK总线封锁信号总线封锁信号nQS1、QS0指令队列状态信号指令队列状态信号nRQ/GT0、RQ/GT12个总线请求个总线请求/同意信号同意信号
