传输与处理综合设计教学课件

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1、传输与处理综合设计传输与处理综合设计课程性质：课程性质：设计型实验。课程内容：课程内容：用可编程器件GAL16V8设计一个 长度可变的序列信号发生器。课程安排：课程安排：总共32学时（2学分），授课4次， 学生选择题目。其余时间为自行 软件、硬件设计与仿真和答疑。 传输与处理综合设计传输与处理综合设计 【设计名称设计名称】 用可编程器件用可编程器件GAL16V8设计可变长度设计可变长度 的序列信号发生器的序列信号发生器 一一. .设计目的设计目的 传输与处理综合设计是一门结合专业的独立的实践课程，是培养高年级学生在学完专业基础课后，综合所学知识进行工程设计的一项基本能力训练。设计时，在微机上用

2、机助设计方法，以可编程逻辑器件为主要器件，设计出通信设备中各种专用部件，并在编程器上烧录后，进行硬件测试，以验证设计的正确性。 设计要求：设计要求： 1.掌握伪随机序列的基本性质及伪随机序列信号发生器的设计方法。 2.掌握从给定长度的m序列中截短为设计所给长度 M 的设计方法。 3.掌握可编程器件GAL16V8的使用方法，并学会使用该器件设计可变长度序列信号发生器。 4. 掌握FM软件的使用方法。 5. 熟悉伪随机序列在通信系统中的地位和用途。 【设计内容设计内容】 1. 在掌握伪随机序列性质的基础上，设计给定长度的伪随机序列信号发生器，也即设计给定n后（n为移位寄存器的级数）最长线性反馈移位

3、寄存器序列。并在给定n产生的最长序列的基础上，截短出课题给出的 序列长度，并用FM软件对可编程器件GAL16V8进 行编程，以实现长度不同的序列信号发生器。 2.用C语言编写一程序，用于验证所设计的项目 是否满足要求（软件验证）。 3. 将可编程器件烧录完成后，为了验证设计者 设计是否正确，还需将所设计的器件进行硬件试，以便检验设计是否达到要求（硬件验证）。 一、伪随机序列一、伪随机序列 随机噪声在通信技术中首先是作为有损通信质量的因素受到人们的重视的。信道中存在随机噪声会使模拟信号产生失真，或使数字信号解调后出现误码；同时，它还是限制信道容量的一个重要因素。 随着通信理论的发展，为了实现最有

4、效的通信，应采用具有白噪声的统计特性的信号。另外，为了实现高可靠性的保密通信，也希望利用随机噪声。然而，利用随机噪声的最大困难是它难以重复产生和处理。 伪随机噪声具有类似于随机噪声的一些统计特性，同时又便于重复产生和处理。 由于它具有随机噪声的优点，又避免了它的缺点，因此获得了日益广泛的应用。目前广泛应用的伪随机噪声都是由数字电路产生的周期序列。 在设计数字通信系统时，通常都假设信源序列是随机序列，而实际信源发出的序列不一定满足这个条件，特别是信源出现长0串时，给接收端提取定时信号带来一定困难。 解决这个问题的办法，除了用码型编码的方法以外，也常用m序列对信源序列进行“加乱”处理，有时也称扰码

5、，以使信源序列随机化。在接收端再把“加乱”了的序列，用同样的m序列“解乱”，即进行解扰，恢复原有的信源序列。 扰码的原理基于m序列的伪随机性。下面首先了解m序列的产生和性质。二、二、m序列的产生和性质序列的产生和性质 m序列是最常用的一种伪随机序列，它是最长线性反馈移位寄存器的简称。m序列是由带线性反馈的移位寄存器产生的序列，并且具有最长周期。 由n级串接的移位寄存器和反馈逻辑线路可组成动态移位寄存器，如果反馈逻辑线路只用模2和构成，则称为线性反馈移位寄存器；如果反馈线路中包含“与”、“或”等运算，则称为非线性反馈移位寄存器。 带线性反馈逻辑的移位寄存器设定初始状态后，在时钟触发下，每次移位后

6、各级寄存器状态会发生变化。其中任何一级寄存器的输出，随着时钟节拍的推移都会产生一个序列，该序列称为移位寄存器序列。 以图1所示的4级移位寄存器为例，图中线性 反馈逻辑服从以下递归关系式 图1 4级移位寄存器 即第3级与第4级输出的模2和运算结果反馈到第1 级去。设4级移位寄存器的初始状态为0001 ，运行结果如下： 该移位寄存器的状态具有周期性，其周期长度为15。如果从末级输出，选择3个0为起点，便可得到如下序列： 由上例可看出，对于n4的移位寄存器共有 2416种不同的状态。上述序列中出现了除全0以外的所有状态，因此是可能得到的最长周期序列。 只要移位寄存器的初始状态不是全0，就能得到周期长

7、度为15的序列。其实，从任何一级寄存器所得到的序列都是周期长度为15的序列，只不过节拍不同而已，这些序列都是最长线性反馈移位寄存器序列。 将图1中的线性反馈逻辑改为 如图2所示。 图2 修改反馈逻辑后的4级移位寄存器 如果4级移位寄存器的初始状态为0001，可得末 级输出序列为 ： 其周期为6。 如果将图2的初始状态改为1011，输出序列是周期为3的循环序列，即 当初始状态为1111时，输出序列是周期为6的循环序列，其中一个周期为 以上4种不同的输出序列说明，n级线性反馈移位寄存器的输出序列是一个周期序列，其周期长短由移位寄存器的级数、线性反馈逻辑和初始状态决定。但在产生最长线性反馈移位寄存器

8、序列时，只要初始状态非全0即可，关键要有合适的线性反馈逻辑。 作业：作业： 自己推出上图初始状态为：1011和1111时，输出序列的循环周期，并用真值表来表达。 n级线性反馈移位寄存器如图3所示。图中Ci表示反馈线的两种可能连接状态，Ci1表示连接线连通，第ni级输出加入反馈中；Ci0表示连接线断开，第ni级输出未参加反馈。因此，一般形式的线性反馈逻辑表达式： 注意：注意：上式为模2和。 图3 n级线性反馈移位寄存器 将等式左边的 移至右边，并将 （C01）带入上式，则上式可改写为 定义一个与上式相对应的多项式 其中的幂次表示元素相应的位置。称为线性反馈移位寄存器的特征多项式，特征多项式与输出

9、序列的周期有密切的关系。可以证明，当满足下列3个条件时，就一定能产生m序列： （1） 是不可约的，即不能再分解因式；（2） 可整除 ，这里 ； （3） 不能整除 ，这里 。 满足上述条件的多项式称为本原多项式。 产生m序列的充要条件就变成如何找本 原多项式。 以4级移位寄存器为例。4级移位寄存器所能产生 的m序列，其周期为p24115， 其特征多项式 应能整除 。 将 进行因式分解 ，有： 以上共得到5个不可约因式，其中有3个4阶多项 式，而 可整除 故不是本原多项式。 其余2个是本原多项式，而且是互逆多项式，只要找到其中的一个，另一个就可以写出。例如 就是图1对应的本原多项式。 另一个是 所

10、以每一本原多项式可以组成两种m序 列发生器。 寻求本原多项式是一件繁琐的工作。 表2给出其中部分结果，每个n只给出一个本原多项式。为了使m序列发生器尽量简单，常用的是只有3项的本原多项式，此时发生器只需要一个模2加法器。 表2 本原多项式系数表 但对于某些n值，不存在3项的本原多项式。表中列出的本原多项式都是项数最少的，为简便起见，用八进制数字记载本原多项式的系数。由系数写出本原多项式非常方便。 例如n4时，本原多项式系数的八进制表示为23，将23写成二进制码010与011，从左向右第一个1对应于C0，按系数可写出 ； 从右向左的第一个1对应于C0，按系数可写出， ，其过程如下： 2 3 0

11、1 0 0 1 1 C0 C1 C2 C3 C4 C4 C3 C2 C1 C0 作业：作业： 用上述方法，推出上表中n=6的 两个代数式。 和 为互逆多项式， 即10011与11001互为逆码。所以在表2中每一本原多项式可以组成两种m序列发生器。 m序列有如下性质序列有如下性质 （1）由n级移位寄存器产生的m序列，其周期为2n -1。 （2）除全0状态外，n级移位寄存器可能出现的各种不同状态都在m序列的一个周期内出现，而 且只出现一次。因此，m序列中1和0的出现概率大致相同，1码只比0码多一个。 （3）在一个序列（周期）中连续出现的相同码称为一个游程，连码的个数称为游程的长度。m序列中共有2n

12、1个游程。 例如： 在其一个周期（m个元素）中，共有8个游程， 其中长度为4的游程有一个，即“1111”；长度为 3的游程有一个，即“000”；长度为2的游程有两个，即“11”与“00”；长度为1的游程有四个， 即两个“1”和两个“0”。m 序列中共有2n-1个游程，其中长度为1的游程占1/2， 长度为2的游程占1/4，长度为3的游程占1/8，以此类推，长度为k的游程占2k。 其中最长的游程是n个连1码，次长的游程是n1个连0码。 一个周期为p的m序列与其任意次移位后的序 列模2相加，其结果仍是周期为p的m序列，只是原序列某次移位后的序列。所对应元素相同和不相同的数目就是移位相加后m序列中0，

13、1的数目。 例如：一个m序列Mp与其经任意次迟延移位产生的另一不同序列Mr模2相加，得到的仍是Mp的某次迟延位移序列Ms，即： 分析一个m7的m序列Mp作为例子。 设Mp的一个周期为1110010，另一个 序列Mr是Mp向右移位一次的结果，即Mr的一个 相应周期为0111001。这个两个序列的模2和为： 上式得出的为Ms的一个相应的周期，它与Mp向 右移位5次的结果相同。 由以上特性可知，m序列是一个周期性确 定序列，又具有类似于随机二元序列的特性，故常把m序列称为伪随机序列或伪噪声序列，记作PN序列。由于m序列有很强的规律性及其伪随机性，因此得到了广泛的应用。 三、三、m序列的应用序列的应用

14、 1.扰码和解扰原理扰码和解扰原理 扰码原理是以线性反馈移位寄存器理论作为基础的。扰码器的作用可以看作是使输出码元成为输入序列许多码元的模2和。 因此可以把它当作是一种线性序列滤波器；同理，解扰器也可看作是一个线性序列滤波器。 以5级线性反馈移位寄存器为例，在反馈逻辑输出与第一级寄存器输入之间引入一个模2和相加电路，以输入序列作为模2和的另一个输入端，即可得到图5（a）所示的扰码电路，相应的解扰电路如图5（b）所示。 图5 5级移位寄存器构成的扰码和解码器 若输入序列 是信源序列，扰码电路输出序列 为 ， 可表示为 经过信道传输，接收序列为 ，解扰电路输出序列为 ， 可表示为 当传输无差错时，

15、有 ， 由上两式可得 上式说明，扰码和解扰是互逆的。 以图5构成的扰码器为例，假设移位寄存器的 初始状态除 其余均为0，设输入序列是周期为6的序列：000111000111.，则各反馈抽头处 ， 及输出序列 如下所示： 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 1 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 是周期为186的序列，这里只列出开头的一段。由此例可知，输入周期性序列经扰码器后变为周期较长

16、的伪随机序列。如果输入序列中有连1或连0串时，输出序列也会呈现出伪随机性。如果输入序列为全0，只要移位寄存器初始状态不为全0，扰码器就是一个线性反馈移位寄存器序列发生器，当有合适的反馈逻辑时就可以得到m序列伪随机码。 作业：作业：1.用真值表推出图5 m序列。2.将上述加扰序列一个周期全部推出。并验证加扰后，一个周期长度为多少？ 这种解扰器是自同步的，因为如果信道干扰造成错码，它的影响至多持续错码位于移位寄存器内的一段时间，即至多影响连续5个输出码元。 如果断开输入端，扰码器就变成一个反馈移位寄存器序列发生器，其输出为一周期性序列。一般都适当设计反馈抽头的位置，使其构成为m序列发生器。因为它能

17、最有效地将输入序列搅乱，使输出数字码元之间相关性最小。 扰码器和相应的解扰器的一般形式分别如图6（a），（b）所示。接收端采用的是一种前馈移位 寄存器结构，可以自动地将扰码后的序列恢复为原 始的数据序列。 由于扰码器能使包括连0（或连1）在内的任何 输入序列变为伪随机码，所以在基带传输系统中作 为码型变换使用时，能限制连0码的个数。 图6 扰码器和解扰器的一般形式 采用扰码方法的主要缺点是对系统的误码性能有影响。在传输扰码序列过程中产生的单个误码会在接收端解扰器的输出端产生多个误码，这是因为解扰时会导致误码的增值。误码增值是由反馈逻辑引入的，反馈项数越多，差错扩散也愈多。 2 . m序列在误码

18、测试中的应用序列在误码测试中的应用 m序列是周期的伪随机序列。在调试数字设备时，m序列可作为数字信号源使用。如果m序列经过发送设备、信道和接收设备后仍为原序列，则说明传输是无误的；如果有错误，则需要进行统计。在接收设备的末端，由同步信号控制，产生一个与发端相同的本地m序列。 将本地m序列与收端解调出的m序列逐位 进行模2加运算，一旦有错，就会出现一个1码，用计数器计数，便可统计错误码元的个数及比率。 发送端m序列发生器及接收端的统计部分组成的成套设备被称为误码测试仪，其工作原理如图7所示。 图7 误码测试原理方框图 CCITT（Consultive Committee for Intemati

19、onal Telegraph and Telephone国际 电报电话咨询委员会）建议用于数据传输 设备误码测量的m序列周期是 291511其特征多项式建议采用； 还有建议用于数字传输系统（1544/2048kb/s和 6312/8448kb/s）测量的m序列周期是 215132767 其特征多项式建议采用 3. 噪声发生器噪声发生器 测量通信系统的性能时，常使用噪声发生器，由它给出具有所要求的统计特性和频率特性的噪声，并且可以随意控制其强度，以便得到不同信噪比条件下的性能。在许多情况下，要求它能产生限带白高斯噪声。m序列的功率谱可认为它具有均匀的功率谱。所以，可以用m序列的这一部分频谱作为噪

20、声发生器的输出。将m序列进行滤波，就可取得功率谱均匀的部分作为输出。 4. 通信加密通信加密 数字通信的一个重要优点是容易做到高度保密性的加密。在这方面伪随机序列十分有用。如图5所示，将信源产生的二进制数字消息和一个周期很长的伪随机序列模2和相加，这样就将原消息变成不可理解的另一序列。 图5 5级移位寄存器构成的扰码和解码器 将这种加密序列在信道中传输，被他人窃听后也不可能理解其内容。在接受端必须再加上一同样的伪随机序列，才能恢复为原发送消息。因为将此序列模2加两次，就等于未加入。 要破密是很困难的，因为不同长度的伪随机序无穷多个，同一长度的伪随机序列也有许多个。此外，同一伪随机序列的起始相位

21、不同，也不能解密，故序列周期越长，为了破密而要搜索起始相位所花的时间就越长。所以加密的伪随机序列应具有长的周期。 四、根据序列长度四、根据序列长度M的要求，设计发生器电路的要求，设计发生器电路 当设计要求只给定序列信号的长度M时，能满足长度为M要求的序列信号是多种的，但是最常用的是m2n1的最长线性序列及其派生的M2n1的非最长序列。 1.最长线性序列信号最长线性序列信号（m2n1长度序列长度序列） 最长线性序列信号发生器电路是在移位寄存器的基础上加上异或反馈网络构成的（又称为线性移位寄存器）。一般结构如图8所示。n级D触发器构成的移位寄存器，由异或组合逻辑输出f作为第一级的输入。 图8 最长

22、线性序列信号发生器结构图 其线性反馈逻辑方程为 其中，Ci为系数，Qi为第i位触发器输出。当Ci为1时，则第i位的输出参加反馈；Ci为0时，表示第i位输出不参加反馈。 例如，C4=1，C3=1，其余为0，则fQ4Q3，就得到如图9所示的电路。当初始状态Q4Q3Q2Q1为1111时，在时钟的作用下，Q4端的输出序列为111100010011010，其长度m15。 图9 fQ4Q3的线性序列发生器 因此，如果要求给定的序列信号长度m2n1， 则可求出 。由n查表3可得到相应的反馈网络的函数f。 对于n位移位寄存器产生2n1长度的最长线性序列的反馈函数的连接，可查表3。所列号码为 Ci1参加反馈的触

23、发器号码。 例如，n5，f 为（5，3），表示fQ5Q3。如果初始状态为11111，则Q5输出序列为1111100011011101010000100101100。 表3 反馈网络函数表作业：1.用方程式表达上述例子的本原多项式2.画出其逻辑图3.用真值表推出一个序列周期（初始状态11111） 必须指出，最长线性序列信号发生器一共有2n1个有效状态，全0状态是最长线性序列状态转移中的偏离状态。由于反馈网络是异或网络，当各级触发器均处于0状态时，其输出f0。 因此，最长线性序列信号发生器在全0状态不具 有自启动特性。为了使其具有自启动特性，必须修改D1激励函数，使处于状态0000时，能自动纳入到

24、0001状态。因此修改的激励方程一般形式为 图9中 修改激励： 具有自启动特性的循环长度15的序列信号发生器，其逻辑图如图10所示。 图10 具有自启动特性的m15的序列信号发生器 其状态转移图如11所示。图中圆圈中的标号为状态Q4Q3Q2Q1的二进制代码所对应的十进制数值。 例如， 即表示Q4Q3Q2Q1为1110，其余类同。 图11 M15 自启动序列发生器状态转移图 2. M2n1任意长度的序列信号发生器任意长度的序列信号发生器 在循环长度m2n1的基础上，可以构成任意长度（M2n1且M2n1）的序列信号发生器。在循环长度m2n1的移位型序列信号发生器的状态中，一共有2n1个有效状态；现

25、在长度M2n1，因此要在2n1个有效状态中跳过（2n1）M个状态，而且又要符合移存规律。 例如，要求M10的序列信号发生器，可在m15的状态转移图中寻找起跳状态，跳过五个状态，且又符合移存规律。如图11中虚线所示，从状态 （0011）跳过五个状态，转移到 （0111）， 这样既跳越了五个状态，又符合移存规律。因此，当起始状态为1111时，由Q4输出M10的序列为1111000100。 在m2n1线性反馈移存型序列信号发生器的基础上，只要能找到起跳状态，就能确定M长度的序列信号。寻找起跳状态的方法很多，可查表，也可通过计算求得。下面介绍一种简单的方法如下： 首先求出2n1的序列作为序列，再将2n

26、1序列向左移2n1M位，得到序列，将两序列各位对应进行模2加，得序列。在序列中寻找1000（n1个连0）的地方，其对应位置序列的n位码就是起跳状态。 例：设计M10的序列信号发生器。 第一步 确定D触发器的级数。由于M10，可 确定 n4。 第二步 查表，n4，fQ4Q3。（省略了一步） 第三步 寻找起跳状态。根据f 的反馈函数，假设初始状态为1111，可以写出其2n115长度的序列信号为111100010011010。根据上面介绍的方法寻找起跳状态如下： 序列： 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 左移15105位得 序列： 11110 0 0 1 0 0 1 1 0

27、 1 0 1 1 1 1 0 得序列： 1 1 0 1 0 1 1 1 1 0 0 0 1 0 0 序列中 1000（三个连0）处对应序列的四位代码为0011，此即为起跳状态.可以看出，与状态转移图结果一样。 第四步 求M2n1的序列信号。可以在2n1长度的序列中，从起跳状态开始，消去2n1M位码元，剩下的码元即组成M长度的序列信号。 本例中M10，起跳状态为0011，从0011开始向后消去五个码元（01011）。 剩下的码元即组成M10长度的序列。若起始状态为1111，则Q4输出序列信号为1111000100。 第五步 设计产生1111000100序列信号的移存型发生器电路。设计的方法不拘一

28、格。这里介绍的是，由于已经找到起跳状态，也可以直接通过修改 m2n1序列信号发生器的反馈函数f得到MX:BGATES.PLD1) Create Document File (source plus pinout)2) Create Fuse plot File (human readable fuse map)3) Create Jedec File (programmer fuse map)4) Get a new Source File5) Exit from FastMap序列码发生器程序设计 以m序列为基础设计固定长度为M的序列。 要求用6级D触发器组成的线性反馈移位寄 存器输出给定的

29、序列长度。 例如：6级D触发器生成的最长序列是： M261，要求将其截短成给定的序列长 度。比如要求生成45位，36位等截短序列。六级六级m序列信号发生器序列信号发生器D1D2D6D5D3D4输出输出本原多项式 F(x)=1+X+X6本原多项式 F(x)=1+X5+X6设计过程1.根据给定参数，求出截短序列信号发生器的逻辑表达式；2.用卡诺图或代数法化简，得到最简与、或式；3.编写源程序XXX . PLD，每句话加注释句，用分号隔开，程序结束要用英文写一段程序描述；4.上机调试，产生三个文件： 文档文件 XXX . LST 熔丝图文件 XXX . PLT 标准装载文件 XXX . JED5.用C语言编写程序校验逻辑方程，看是否生成所需序列； 6.写设计报告报告要求： 对可编程逻辑器件的理解； 设计过程：逻辑表达式的得出，化简过程，程序设计； 附源程序及用FM生成的XXX.PLT、XXX.LST件； 附C语言程序及输出结果；收获与建议；英语注释； 参考文献参考文献 1 孙涵芳 可编程逻辑器件PAL和GAL 北京航空航天大学出版社 2 丁嘉种 可编程逻辑器件PLD 学苑出版社 索书号：TN431.2 113 3龙宪惠 陈明俊 傅友登 脉冲与数字电路 TN78第五章 4王毓银 脉冲与数字电路第六章