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1、浙江大学 蔡忠法 集成电子技术基础题3.6.2 图为一个实现串行加法的电路图，被加数图为一个实现串行加法的电路图，被加数“11011”及加数及加数“10111”已分别存入两个五位被已分别存入两个五位被加数和加数移位寄存器中。试分析并画出在六个时加数和加数移位寄存器中。试分析并画出在六个时钟脉冲作用下全加器输出钟脉冲作用下全加器输出Si端、进位触发器端、进位触发器Q端以及端以及和和数移位寄存器中左边第一位寄存单元的输出波形。数移位寄存器中左边第一位寄存单元的输出波形。 浙江大学 蔡忠法 集成电子技术基础解浙江大学 蔡忠法 集成电子技术基础题3.6.5 已知集成计数器已知集成计数器74HC193的
2、功能表和引脚图如图所示。的功能表和引脚图如图所示。 （1）利用反馈清零法设计一个）利用反馈清零法设计一个8421BCD编码的十进制加计数编码的十进制加计数器。器。 （2）利用反馈置数法设计一个余）利用反馈置数法设计一个余3编码的十进制加计数器。编码的十进制加计数器。 （3）能否采用反馈清零法设计减法计数器？能否应用反馈置）能否采用反馈清零法设计减法计数器？能否应用反馈置数法设计减法计数器？为什么？试设计一个数法设计减法计数器？为什么？试设计一个8421BCD编码十编码十进制减法计数器。进制减法计数器。 浙江大学 蔡忠法 集成电子技术基础解 （1）十进制加计数器：）十进制加计数器：74HC193
3、是异步清零。因此是异步清零。因此当出现当出现1010时将清零端置为有效（时将清零端置为有效（“1”）。）。浙江大学 蔡忠法 集成电子技术基础（2）余余3编码的十进制加计数器：只能采用反馈置编码的十进制加计数器：只能采用反馈置数法。数法。74HC193是异步置数，因此当出现（是异步置数，因此当出现（10）10(1101)余余3码码时将输出置为时将输出置为0(0011)余余3码码。浙江大学 蔡忠法 集成电子技术基础（3）能否采用反馈清零法设计减法计数器？能否采用反馈清零法设计减法计数器？不能。不能。能否应用反馈置数法设计减法计数器？能否应用反馈置数法设计减法计数器？能。能。为什么？为什么？因为减到
4、因为减到“0000”后再来一个后再来一个CP脉冲计数脉冲计数器状态为器状态为1111。设计一个设计一个8421BCD编码十进制减法计数器。编码十进制减法计数器。当出现当出现1111（过渡态）时将输出置为（过渡态）时将输出置为1001。 浙江大学 蔡忠法 集成电子技术基础题3.6.6 中规模集成中规模集成4位二进制计数器（位二进制计数器（74HC161）的）的功能表和引脚图如图所示。功能表和引脚图如图所示。 （1）利用反馈清零法设计一个）利用反馈清零法设计一个8421BCD七进制加计七进制加计数器。数器。（2）利用反馈置数法设计一个余）利用反馈置数法设计一个余3编码的七进制加编码的七进制加计数器
5、。计数器。（3）用一片）用一片74HC161及图示电路设计一个能自动完及图示电路设计一个能自动完成从成从000加到加到111，再从，再从111减到减到000的加减循环计数的的加减循环计数的计数器。（注，计数器。（注，111只允许出现一次，只允许出现一次，000要求出现要求出现2次）。次）。浙江大学 蔡忠法 集成电子技术基础1浙江大学 蔡忠法 集成电子技术基础解 （1）七进制加计数器七进制加计数器：74HC161是异步清零。因此是异步清零。因此当出现当出现0111时将清零端置为有效（时将清零端置为有效（“0”）。）。浙江大学 蔡忠法 集成电子技术基础（2）余余3编码的七进制加计数器：反馈置数法。
6、编码的七进制加计数器：反馈置数法。74HC161是同步置数，因此当出现是同步置数，因此当出现1001时将输出置时将输出置为为0011。浙江大学 蔡忠法 集成电子技术基础（3）自动）自动加减循环计数器。加减循环计数器。74HC161无减法计数，无减法计数，因此因此自动自动加减循环计数器只能通过加减循环计数器只能通过74HC161输出变输出变换得到，多余的状态通过置数法跳过。换得到，多余的状态通过置数法跳过。浙江大学 蔡忠法 集成电子技术基础浙江大学 蔡忠法 集成电子技术基础题3.6.8 已知集成计数器已知集成计数器74HC193的功能表和引脚图。的功能表和引脚图。 （1）若要设计一个）若要设计一
7、个36进制进制8421BCD编码的加法计数编码的加法计数器需要几片器需要几片74HC193？各片应设计成几进制计数器？各片应设计成几进制计数器？（2）用片间同步级联法设计）用片间同步级联法设计36进制进制8421BCD加法计加法计数器。数器。 浙江大学 蔡忠法 集成电子技术基础解 （1）若要设计一个若要设计一个36进制进制8421BCD编码的加法计数编码的加法计数器，需要器，需要2片片74HC193。低位片应设计成。低位片应设计成10进制计数进制计数器；高位片应设计成器；高位片应设计成4进制计数器，但当计数到进制计数器，但当计数到36时时应将两片都清应将两片都清0（36作为过渡态）。作为过渡态）。 （2）同步级联法。同步级联法。 74HC193是异步清零，异步置数。同步级联时是异步清零，异步置数。同步级联时将两片的将两片的CPU端连在一起，低位片端连在一起，低位片1001时将高位片的时将高位片的CPD置为置为“1”。浙江大学 蔡忠法 集成电子技术基础浙江大学 蔡忠法 集成电子技术基础蔡忠法 浙江大学电工电子教学中心Ver1.0 版权所有 2009年
