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1、QUARTUS-II-QUARTUS-II-快速入门快速入门本课程的目标本课程的目标n通过教学使学生了解QUARTUSII的特点，掌握在QUARTUSII软件平台上进行文本输入及仿真的基本方法，掌握设计项目的编译、模拟与仿真等常规操作技术。2024/7/302主要内容主要内容qq一、一、QUARTUSII概述概述qq二、二、 QUARTUSII的下载与安装的下载与安装qq三、三、QUARTUSII的基本操作步骤的基本操作步骤qq四、四、 QUARTUSII实例演示实例演示2024/7/303一、一、QUARTUSII概述概述n nQUARTUSII是美国Altera公司提供的可用于可编程片上系
2、统(SOPC)开发的综合开发环境,是进行SOPC设计的基础.集成环境包括以下内容:系统级设计,嵌入式软件开发,可编程逻辑器件(PLD)设计,综合,布局和布线,验证和仿真.n其应用方法与设计流程对于其他流行的EDA工具的使用具有一定的典型性和一般性。2024/7/304QUARTUSII授权文件的安装授权文件的安装n两种授权方式1. NODE-LOCKED(FIXEDPC)LICENSE2. NETWORK LICENSE用户可在 http:/ 选择： 教育与活动 大学计划 设计软件 学生专栏 选择：下载 Quartus 网络版软件 进入下载中心 选择： DownloadFreeSoftware
3、 出现申请表 填写申请表并注册登记 请务必记住你的用户名（UserName）和口令（Password）。 点击 SubmitRequest（递交申请）将得到Quartus网络版 2024/7/306申请授权许可证（ license ）u在在Windos界面下，使用命令界面下，使用命令 开始开始 | 运行运行 | cmd ，出现出现DOS命令提示符命令提示符， u在在DOS命令提示符下键入命令：命令提示符下键入命令： ipconfig /all u在屏幕显示的结果中，在在屏幕显示的结果中，在 physical address 后面有一串后面有一串12位的位的16进制数，这就是本计算机的进制数，这
4、就是本计算机的NIC（每（每2个数字之间个数字之间有连字符隔开）。有连字符隔开）。 例如：例如：00-0F-7D-86-3E-25。 - - 准备工作：查找当前计算机的准备工作：查找当前计算机的NIC - - - -（Network Interface Card ）2024/7/307申请授权许可证（ license ）n访问访问ALTERA网站，申请网站，申请 license。n ALTERA 通过通过 EMAIL 发送授权文件发送授权文件 license.dat 给你。给你。n用查看得到的结果替换用查看得到的结果替换LICENSE文件中的文件中的HOSTID2024/7/308nTools
5、 license Setup2024/7/309三、三、 QUARTUSII的基本操作步骤的基本操作步骤双击双击Quartus II图标图标2024/7/3010Quartus II主界面 2024/7/3011File菜单的一个实例 2024/7/3012Quartus II主界面的一个实例 2024/7/3013用户定制主界面 选择命令选择命令Tools Customize 在对话框中操作：在对话框中操作： 2024/7/3014Quartus II设计流程q编写VHDL程序（使用Text Editor）q编译VHDL程序（使用Compiler）q仿真验证VHDL程序（使用Waveform
6、 Editor,Simulator）q进行芯片的时序分析（使用Timing Analyzer）q安排芯片管脚位置（使用Floorplan Editor）q下载程序至芯片（使用Programmer）2024/7/3015四、四、 QUARTUSII实例演示实例演示2024/7/3016开始一个新项目Project: 项目项目，工程，设计，工程，设计 Quartus2只对项目只对项目进行编译，模拟，编程进行编译，模拟，编程. 而而不对单独的文件不对单独的文件，除非把该文件设置为，除非把该文件设置为项目项目2024/7/3017n任何一项设计都是一个项目（Project）,都必须为此项目建立一个放置
7、与此项目相关文件的文件夹，如果各个设计都不加整理地放在默认的目录下，势必造成文件管理的混乱。此文件夹中不仅包括设计输入的源文件（.vhd），还包括编译过程中产生的一系列文件。此文件夹被默认为工作库（Work library）2024/7/3018注意事项q对于一个设计，创建一个单独的目录，该目录的路径从根目录开始都必须是英文名称，任何一级目录都不能出现中文字样，且不能包含空格，否则在读文件时会发生错误； q将设计的源文件（.vhd）放在对应的目录底下，编译等过程中产生的文件也就自动放在该目录下了。2024/7/3019指定新项目的工作目录及名称 选择命令选择命令File | New Proje
8、ct Wizard 在对话框中操作：在对话框中操作： 2024/7/3020将本项目所需文件包含进来的窗口 2024/7/3021为本项目指定目标器件2024/7/3022指定所需的第三方EDA工具 2024/7/3023 设计的VHDL描述2024/7/3024进入文本编辑器2024/7/3025文本编辑器窗口n文件名后缀：qVHDL：.vhd；qVerilog：.v；qAHDL:.tdf。 2024/7/3026在文本编辑器中利用VHDL模板n选择Edit|Insert Template|VHDL（或点击鼠标右键 ） 2024/7/3027插入Entity模板后的文本编辑器窗口 将带双下划
9、线的虚拟标识符替换为用户自己的标识符将带双下划线的虚拟标识符替换为用户自己的标识符2024/7/3028 4 位加法器的VHDL代码 2024/7/3029 4 位加法器的VHDL代码（续） 2024/7/3030综合和编译 编译前的准备工作Quartus II 只对项目进行编译 n方法1：先借助于New Project Wizard创建一个新项目，再创建设计输入文件（已介绍）。n方法2：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。选择命令ProjectSetasTop-LevelEntity， 2024/7/3032进入编译器 n选择命令ProcessingCompiler
10、 Tool ，打开编译器窗口：n编译器包含5个主模块，可以连续运行5个模块，也可以单独运行某模块。2024/7/3033编译器的 5 个主模块n分析和综合（Analysis&Synthesis）模块：把原始描述转化为逻辑电路，映射到所选定的可编程器件。n装配（Fitter）模块：将前一步确定的逻辑元件在目标芯片上布局、布线；n组装（Assembler）模块：形成编程文件；n时序分析（TimingAnalyzer）模块;n产生EDA工具网表（EDANetlistWriter）模块：目的是与其他EDA工具相衔接。2024/7/3034编译结果的报告n本例为加法器的编译结果：2024/7/3035容
11、易出现的错误n错将设计文件存入了根目录，并将其设定成工程，找不到工作库时，报错为：Error：CantopenVHDL“WORK”n文件后缀名不是.vhd，在设定工程后编译时，报错为：Error： Line1， File e:half_adderhalf_adder.tdf:TDFsyntaxerrorn设计文件名与实体名不符时，如写成adder.vhd，编译时，报错为：Error:Line1,VHDLDesignFile“adder.vhd“mustcontain2024/7/3036发现并纠正VHDL代码中的错误n故意制造一个错误：例如将第20行末尾处的分号删除 重新编译； n编译器将产生
12、出错报告 ；n点击确定。点击确定点击确定2024/7/3037发现并纠正VHDL代码中的错误（续）n在消息窗口中找到第1条出错信息：它告诉我们与第21行的文字“end”相邻的地方缺少1个分号。n鼠标双击该消息，文本编辑器中的出错位置被高亮度显示； n纠正该错误 重新编译 通过；n本例说明出错消息的不准确性，应首先纠正第1个错误。 2024/7/3038n n编译的成功为项目创建一个编程文件，能够保证了设计输入的基本正确性，不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。 设计输入和编译成功 设 计 成 功2024/7/3039模拟验证 模拟前的准备工作 n准备好网表（netlist）
13、文件 ：q 如果准备进行功能模拟，在Analysis&Synthesis之后，使用命令 ProcessingGenerate Functional Simulation Netlist；q如果准备进行时序模拟：则使用完整的编译命令n准备好测试向量文件 ：q用波形编辑器（Vector/WaveformEditor）画出输入信号的激励波形（即测试向量）；q以波形文件形式保存（后缀为.vwf）。 2024/7/3041打开波形编辑器绘制测试向量波形n选择命令FileNew执行以下操作打开波形编辑器窗口：2024/7/3042波形编辑器窗口2024/7/3043指定模拟终止时间n选择命令EditEnd
14、Time在对话框中操作 （本例为300 ns） 2024/7/3044引入欲观察的结点（信号）名n选择命令EditInsert Node or Bus；或直接键入结点名；或点击NodeFinder出现结点查找器窗口搜索结点名2024/7/3045在结点查找器窗口中查找结点2024/7/3046结点名引入波形编辑器后的操作n 编辑输入激励信号波形：2024/7/3047输入激励信号波形编辑完毕后的结果n 形成完整的测试向量（本实例为半加器的输入激励波形）：2024/7/3048执行模拟（本例为功能模拟）n使用命令ProcessingSimulatorTool ，出现模拟器窗口：2024/7/30
15、49模拟结果示例（功能模拟）n本实例为半加器功能模拟结果：2024/7/3050执行模拟（本例为时序模拟）2024/7/3051模拟结果示例（时序模拟）n本实例为半加器时序模拟结果：2024/7/3052可编程器件的物理实现（1） 确定电路的输入确定电路的输入/输出输出端口和引脚的对应关系端口和引脚的对应关系；（2）将设计结果下载到可编程器件中，使之变成所希望）将设计结果下载到可编程器件中，使之变成所希望 的集成电路，这个过程称为的集成电路，这个过程称为编程编程（ Programming ）。）。引脚分配n如果设计者未明确地指定端口和引脚的对应关系，则是把引脚分配的权力交给了编译器；n如果设计
16、者部分地指定了引脚分配关系，则未指定的引脚分配由编译器自动处理；n如果设计者完全规定了引脚的分配关系，则编译器将严格遵照设计者的指定形成编程文件。2024/7/3054引脚分配实例n实例为前面介绍过的半加器，并且q编译之前指定目标器件为EPM7032SLC44-5；q编译之前未指定引脚分配；q编译时由编译器自动指定引脚分配，其结果记录在文件half_adder.qsf中；n为了观察编译器自动指定引脚分配情况：q使用命令AssignmentsPinPlanner打开引脚规划器（PinPlanner）2024/7/3055引脚分配实例（引脚规划器示例）2024/7/3056引脚分配实例（观察引脚分
17、配结果）n观察引脚分配结果的方法：鼠标移至已被分配的引脚（涂有深色）将显示对应端口名称。n观察结果：qx被分配到引脚24；qy被分配到引脚21；qhalf_sum被分配到引脚4；qhalf_cout被分配到引脚5。鼠标2024/7/3057手工指定引脚分配n部分改变上述引脚分配的实例：q输入端口x分配给引脚8；q输入端口y分配给引脚9q其余引脚留给Quartus自动分配。n在PinPlanner的引脚列表中操作： 2024/7/3058观察手工指定引脚分配的结果n使用命令 View|ShowFitterPlacement（或者需要2次使用此命令） 2024/7/3059使手工指定引脚分配有效n
18、重新编译才能使手工指定引脚分配有效；n观察重新编译后的引脚分配 v引脚引脚2424变白色；变白色；v引脚引脚2121变白色；变白色；v引脚引脚8 8变红色；变红色；v引脚引脚9 9变红色；变红色；2024/7/3060取消此前对引脚的指定n使用命令Assignments|RemoveAssignmentsn在弹出的窗口中操作： Pin, Location & Routing Assignments2024/7/3061对目标器件编程n仍然沿用前文所用加法器的例子；n实际上，编译完成之后就已经产生了编程文件（后缀为.pof）；n编程之前再检查一遍，确保：q已经选定了合适的目标器件；q经过模拟验证，电路的功能和时序关系和预期相符；q输入/输出端口的引脚分配符合要求。2024/7/3062可编程器件通过专用电缆和计算机相连 2024/7/3063对目标器件编程的步骤 n使用命令ToolsProgrammer打开编程模块窗口，目标器件名和编程文件名必须正确地显示在该窗口中点击HardwareSetup按钮 2024/7/3064对目标器件编程的步骤（续） n在出现的硬件设置对话框中操作： 2024/7/3065对目标器件编程的步骤（续） n回到编程器窗口在该窗口中操作，启动编程2024/7/3066
