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1、1CMOS数字电路基本(jbn)单元CMOS反相器电路CMOS门电路CMOS传输门CMOS版图设计(shj)CMOS反相器版图设计(shj)流程其它第1页/共38页第一页，共39页。2基本(jbn)电路结构：CMOS第2页/共38页第二页，共39页。3 CMOS反相器 PMOS管负载(fzi)管NMOS管驱动(q dn)管 开启开启(kiq)电压电压|VTP|=VTN，且小于，且小于VDD。 1 1CMOS反相器的工作原理反相器的工作原理第3页/共38页第三页，共39页。4VIL=0V截止(jizh)导通VOHVDD当uI= VIL=0V时，VTN截止(jizh)，VTP导通， uO = VO
2、HVDD 第4页/共38页第四页，共39页。5UIH= VDD截止(jizh)UOL 0V当uI =VIH = VDD ，VTN导通，VTP截止(jizh)， uO =VOL0V导通第5页/共38页第五页，共39页。6反相器的逻辑反相器的逻辑(lu j)(lu j)功能和工作特点功能和工作特点实现反相器功能(gngnng)（非逻辑）。VTP和VTN总是一管导通而另一管截止，流过VTP和VTN的静态电流极小（纳安数量级），因而CMOS反相器的静态功耗极小。这是CMOS电路最突出的优点之一。第6页/共38页第六页，共39页。7CMOS反相器的电压传输(chun sh)特性和电流传输(chun sh
3、)特性AB段：截止(jizh)区iD为0BC段：转折(zhunzh)区阈值电压UTHVDD/2转折(zhunzh)区中点：电流最大CMOS反相器在使用时应尽量避免长期工作在BC段。CD段：导通区第7页/共38页第七页，共39页。8CMOS电路电路(dinl)的优点的优点 （1）微功耗。 CMOS电路静态电流很小，约为纳安数量级。 （2）抗干扰能力很强。 输入噪声容限可达到VDD/2。 （3）电源电压范围宽。 多数(dush)CMOS电路可在318V的电源电压范围 内正常工作。 （4）输入阻抗高。 （5）负载能力强。 CMOS电路可以带50个同类门以上。 （6）逻辑摆幅大。（低电平0V，高电平V
4、DD ）第8页/共38页第八页，共39页。9 负载管串联负载管串联(chunlin)(chunlin)（串联（串联(chunlin)(chunlin)开关）开关） 驱动管并联驱动管并联(bnglin)(bnglin)（并联（并联(bnglin)(bnglin)开关）开关） CMOS或非门或非门 A、B有高电平，有高电平，则驱动则驱动(q dn)管管导通、负载管截止，导通、负载管截止，输出为低电平。输出为低电平。 10截止截止导通导通2CMOS门电路门电路第9页/共38页第九页，共39页。10该电路具有或非逻辑(lu j)功能即Y=A+B 当输入全为低电平，两个驱动管均截止，两个负载(fzi)管
5、均导通，输出为高电平。00截止(jizh)导通1第10页/共38页第十页，共39页。11 CMOS CMOS与非门与非门 该电路该电路(dinl)(dinl)具有与非逻辑功能，具有与非逻辑功能，即即 Y=AB CMOS与非门与非门 负载管并联负载管并联(bnglin)(bnglin)（并联（并联(bnglin)(bnglin)开关）开关） 驱动驱动(q dn)(q dn)管串联管串联（串联开关）（串联开关）第11页/共38页第十一页，共39页。12C和和C是一对互补的控制信号。是一对互补的控制信号。由于由于VTP和和VTN在结构上对称，所以图中的输入和输出端可以在结构上对称，所以图中的输入和输
6、出端可以互换，又称双向开关。互换，又称双向开关。CMOS传输传输(chun sh)门门 （a a）电路）电路 （b b）逻辑）逻辑(lu j)(lu j)符号符号第12页/共38页第十二页，共39页。13若 C =1（接VDD )、C =0（接地），当0uI(VDD|VT|)时，VTN导通；当|VT|uIVDD 时，VTP导通； uI在0VDD之间变化时，VTP和VTN至少有一管导通，使传输门TG导通。 CMOS传输传输(chun sh)门工作原理门工作原理若 C = 0（接地)、C = 1（接VDD ），uI在0VDD 之间变化时，VTP和VTN均截止，即传输门TG截止。第13页/共38页第
7、十三页，共39页。14CMOS模拟开关（传输模拟开关（传输(chun sh)门的应用）门的应用） CMOS模拟模拟(mn)开关：实现单刀双掷开关的功能。开关：实现单刀双掷开关的功能。 C = 0时，时，TG1导通、导通、TG2截止截止(jizh)，uO = uI1； C = 1时，时，TG1截止截止(jizh)、TG2导通，导通，uO = uI2。第14页/共38页第十四页，共39页。15(a)(a)电路电路(dinl) (b) (dinl) (b) 逻辑符号逻辑符号 当当EN= 0时，时，TG导通，导通，F=A； 当当EN=1时，时，TG截止，截止，F为高阻输出。为高阻输出。CMOS三态门（
8、传输三态门（传输(chun sh)门的应用）门的应用）第15页/共38页第十五页，共39页。161）、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求。（2）特殊要求的单元是否安排合理，如p阱与p管漏源p+区离远一些，使pnp，抑制Latch-up，尤其是输出级更应注意(zh y)。（3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形。（4）考虑到热场对器件工作的影响，应注意(zh y)电路温度分布是否合理。 CMOS IC 版图设计(shj)技巧 第16页/共38页第十六页，共39页。172）、单元配置恰当（1）芯片面积降低10%，管芯成品
9、率/圆片可提高15 20%。（2）多用并联形式，如或非门，少用串联形式，如与非门。（3）大跨导管(dogun)采用梳状或马蹄形，小跨导管(dogun)采用条状图形，使图形排列尽可能规整。第17页/共38页第十七页，共39页。18布线面积往往为其电路元器件总面积的几倍，在多层布线中尤为突出(t ch)。扩散条/多晶硅互连多为垂直方向，金属连线为水平方向，电源地线采用金属线，与其他金属线平行。长连线选用金属。 多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容。 注意VDD、VSS布线，连线要有适当的宽度。 容易引起“串扰”的布线（主要为传送不同信号的连线），一定要远离，不可靠拢平行排列。 3）
10、、布线(b xin)合理 第18页/共38页第十八页，共39页。19（1）为抑制Latch up，要特别注意合理布置电源接触孔和VDD引线，减小横向电流密度和横向电阻RS、RW。 采用接衬底的环行VDD布线(b xin)。 增多VDD、VSS接触孔，加大接触面积，增加连线牢固性。 对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以增加并行电流通路。 尽量使VDD、VSS接触孔的长边相互平行。 接VDD的孔尽可能离阱近一些。 接VSS的孔尽可能安排在阱的所有边上（P阱）。 4）、CMOS电路版图(bnt)设计对布线和接触孔的特殊要求 第19页/共38页第十九页，共39页。20（2）尽量不要使
11、多晶硅位于p+区域上多晶硅大多用n+掺杂，以获得较低的电阻率。若多晶硅位于p+区域，在进行p+掺杂时多晶硅已存在，同时对其也进行了掺杂导致杂质补偿，使多晶硅。（3）金属(jnsh)间距应留得较大一些（3或4） 因为，金属(jnsh)对光得反射能力强，使得光刻时难以精确分辨金属(jnsh)边缘。应适当留以裕量第20页/共38页第二十页，共39页。21（1）全局电源线、地线和时钟(shzhng)线用第二层金属线。（2）电源支线和信号线用第一层金属线（两层金属之间用通孔连接）。（3）尽可能使两层金属互相垂直，减小交叠部分得面积。 5）、双层金属布线(b xin)时的优化方案 第21页/共38页第二十
12、一页，共39页。22CMOS反相器版图(bnt)流程第22页/共38页第二十二页，共39页。23N wellP wellCMOS反相器版图(bnt)流程(1)1. 阱做N阱和P阱封闭(fngb)图形，窗口注入形成P管和N管的衬底第23页/共38页第二十三页，共39页。24N diffusionCMOS反相器版图(bnt)流程(2)2. 有源区做晶体管的区域(qy)（G、D、S、B区)，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层第24页/共38页第二十四页，共39页。25P diffusionCMOS反相器版图(bnt)流程(2)2. 有源区做晶体管的区域（G、D、S、B区)，封闭(fngb)
13、图形处是氮化硅掩蔽层，该处不会长场氧化层第25页/共38页第二十五页，共39页。26Poly gateCMOS反相器版图(bnt)流程(3)3. 多晶硅做硅栅和多晶硅连线(lin xin)，封闭图形处，保留多晶硅 第26页/共38页第二十六页，共39页。27N+ implantCMOS反相器版图(bnt)流程(4)4. 有源区注入(zh r)P+，N+区（select)。第27页/共38页第二十七页，共39页。28P+ implantCMOS反相器版图(bnt)流程(4)4. 有源区注入(zh r)P+、N+区（select)。第28页/共38页第二十八页，共39页。29contactCMOS
14、反相器版图(bnt)流程(5)5. 接触孔多晶硅，注入(zh r)区和金属线1接触端子。第29页/共38页第二十九页，共39页。30Metal 1CMOS反相器版图(bnt)流程(6)6. 金属线1做金属连线，封闭图形(txng)处保留铝第30页/共38页第三十页，共39页。31viaCMOS反相器版图(bnt)流程(7)7. 通孔两层金属(jnsh)连线之间连接的端子第31页/共38页第三十一页，共39页。32Metal 2CMOS反相器版图(bnt)流程(8)8. 金属线2做金属连线(lin xin)，封闭图形处保留铝第32页/共38页第三十二页，共39页。33VDDGNDVDDGNDin
15、verter：Schematic:Layout:inputoutputm1m2m2m1第33页/共38页第三十三页，共39页。341).阱做N阱和P阱封闭(fngb)图形处，窗口注入形成P管和N管的衬底2).有源区做晶体管的区域（G、D、S、B区)，封闭(fngb)图形处是氮化硅掩蔽层，该处不会长场氧化层3).多晶硅做硅栅和多晶硅连线。封闭(fngb)图形处，保留多晶硅4).有源区注入P+、N+区（select)。做源漏及阱或衬底连接区的注入5).接触孔多晶硅，注入区和金属线1接触端子。6).金属线1做金属连线，封闭(fngb)图形处保留铝7).通孔两层金属连线之间连接的端子8).金属线2做金
16、属连线，封闭(fngb)图形处保留铝硅栅CMOS 版图(bnt)和工艺的关系第34页/共38页第三十四页，共39页。351).有源区和场区是互补的，晶体管做在有源区处，金属和多晶连线多做在场(zichng)区上。2).有源区和P+,N+注入区的关系：有源区即无场氧化层，在这区域中可做N型和P型各种晶体管，此区一次形成。3).至于以后何处是NMOS晶体管，何处是PMOS晶体管，要由P+注入区和N+注入区那次光刻决定。4).有源区的图形（与多晶硅交叠处除外）和P+注入区交集处即形成P+有源区，P+注入区比所交有源区要大些。须解释(jish)的问题第35页/共38页第三十五页，共39页。365).有
17、源区的图形（与多晶硅交叠处除外）和N+注入(zhr)区交集处即形成N+有源区，N+注入(zhr)区比所交有源区要大些。6).两层半布线金属，多晶硅可做连线，所注入(zhr)的有源区也是导体，可做短连线（方块电阻大）。三层布线之间，多晶硅和注入(zhr)有源区不能相交布线，因为相交处形成了晶体管，使得注入(zhr)有源区连线断开。7).三层半布线金属1，金属2，多晶硅可做连线，所注入(zhr)的有源区也是导体，可做短连线（方块电阻大）。四层线之间，多晶硅和注入(zhr)有源区不能相交布线，因为相交处形成了晶体管，使得注入(zhr)有源区连线断开。第36页/共38页第三十六页，共39页。37CMO
18、SRS触发器电路(dinl)及版图实线：扩散区，虚线(xxin)：铝，阴影线：多晶硅、黑方块：引线孔第37页/共38页第三十七页，共39页。38谢谢您的观看(gunkn)！第38页/共38页第三十八页，共39页。内容(nirng)总结1。开启电压|VTP|=VTN，且小于VDD。CMOS反相器的电压传输(chun sh)特性和电流传输(chun sh)特性。C和C是一对互补的控制信号。当0uI(VDD|VT|)时，VTN导通。当|VT|uIVDD 时，VTP导通。 CMOS模拟开关：实现单刀双掷开关的功能。CMOS三态门（传输(chun sh)门的应用）。（1）引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求。8. 金属线2做金属连线，封闭图形处保留铝第三十九页，共39页。
