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1、嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系第七章第七章 基于基于System Generator的的DSP系统开发技术系统开发技术 vSystem Generator简介简介vSystem Generator安装安装vSystem Generator基础基础vSimulink 简介简介vAccelDSP 简介简介v基于基于System Generator的的DSP系统设计系统设计v基于基于System Generator的硬件协仿真的硬件协仿真1基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系
2、统工程系System Generator简介简介vFPGA是理想的高性能数字信号处理器件是理想的高性能数字信号处理器件包包含含了了逻逻辑辑资资源源，还还有有多多路路复复用用器器、存存储储器器、硬硬核核乘乘加加单单元元以以及及内内嵌嵌的的处处理理器器等等设设备备，还还具具备备高高度度并并行行计计算的能力；算的能力；特别适合于完成数字滤波、快速傅立叶变换等。特别适合于完成数字滤波、快速傅立叶变换等。vFPGA并并未未在在数数字字信信号号处处理理领领域域获获得得广广泛泛应应用用 （？）（？） 大大部部分分DSP设设计计者者通通常常对对C语语言言或或MATBLAB工工具具很很熟熟悉悉 ，不了解硬件描述
3、语言，不了解硬件描述语言VHDL和和Verilog HDL ；部部分分DSP工工程程师师认认为为对对HDL语语言言在在语语句句可可综综合合方方面面的的要求限制了其编写算法的思路。要求限制了其编写算法的思路。 2基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系System Generator简介简介vSystem Generator for DSP Xilinx简化简化FPGA数字处理系统的集成开发工具；数字处理系统的集成开发工具； 和和Simulink（MathWorks公公司司产产品品）实实现现无无缝缝链
4、链接接，利利用用Simulink建建模模和和仿仿真真环环境境来来实实现现FPGA设设计计，无无需需了解和使用了解和使用 RTL级硬件语言；级硬件语言； Xilinx公公司司XtremeDSP解解决决方方案案的的关关键键组组成成，集集成成了了先先进进的的FPGA设设计计工工具具以以及及IP 核核，支支持持Xilinx公公司司全全系系列的列的FPGA芯片；芯片；可作为可作为MATLAB软件中的一个硬件设计工具包。软件中的一个硬件设计工具包。 3基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系System Gen
5、erator简介简介4基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系System Generator简介简介vSystem Generator的主要特征的主要特征 可在可在MATLAB/Simulink环境下对算法以及系统建模，环境下对算法以及系统建模，并生成相应的工程；并生成相应的工程；再调用再调用ISE相应的组件进行仿真、综合、实现，并完成相应的组件进行仿真、综合、实现，并完成芯片的配置。芯片的配置。 5基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统
6、工程系嵌入式系统工程系嵌入式系统工程系System Generator简介简介vSystem Generator的主要特征的主要特征 丰富的丰富的DSP模块模块信号处理（如信号处理（如FIR滤波器、滤波器、FFT）纠错（如纠错（如Viterbi 解码器、解码器、Reed-Solomon编码器编码器/解码器）解码器）算法算法存储器（如存储器（如FIFO、RAM、ROM）数字逻辑功能的数字逻辑功能的Xilinx模块集模块集使用户导入使用户导入.m函数及函数及HDL模块模块 Simulink设计的设计的VHDL或或Verilog的自动代码生成的自动代码生成 硬件协仿真硬件协仿真 FPGA 在在环环路
7、路（FPGA-in-the-loop），加加速速用用户户的的硬硬件件验验证证工工作并加速其在作并加速其在Simulink与与MATLAB中的仿真中的仿真 嵌入式系统的硬件嵌入式系统的硬件/软件协设计软件协设计 直直接接加加载载Xilinx公公司司的的MicroBlaze 32位位 RISC处处理理器器，甚甚至至构构建和调试建和调试DSP协处理器协处理器 6基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系System Generator安装安装v软件环境软件环境 （以（以System Generator 9.
8、1为例）为例）MATLAB v7.3/Simulink v6.5（R2006b）或或MATLAB v7.4/ Simulink v6.6（R2007a）。MATLAB软软件件的的安安装路径上不能出现空格。装路径上不能出现空格。ISE版版本本为为9.1.01i或或者者更更高高版版本本，ISE Simulator的的版版本本为为完完全全版版； System Generator软软件件版版本本必必须须和和ISE版本一致。版本一致。IP核核库库的的版版本本为为ISE IP 9.1i Update 1或或者者更更高高版版本本。 系统环境变量系统环境变量$XILINX必须设置为必须设置为ISE的安装目录。
9、的安装目录。 综合工具综合工具Synplify Pro的版本为的版本为v8.6.2或或v8.8.0.4； 仿仿真真工工具具ModelSim的的版版本本至至少少为为PE或或SE v6.1f以以及及更更高版本。高版本。 7基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系System Generator安装安装v与与MATLAB关联关联 8基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系System Generator基础基础
10、v典型的典型的System Generator设计流程设计流程浮点算法开发浮点算法开发定点算法实现定点算法实现硬件系统设计硬件系统设计代码优化代码优化9基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系System Generator基础基础v浮点运算开发浮点运算开发利利用用MATLAB软软件件及及其其提提供供的的工工具具包包快快速速地地完完成成浮浮点点算法的开发、验证以及性能评估；算法的开发、验证以及性能评估；借助于借助于Simulink可快速完成原型设计和模型分析。可快速完成原型设计和模型分析。v定点算法
11、实现定点算法实现 将将MATLAB浮浮点点算算法法通通过过AccelDSP在在Xilinx器器件件上上实实现定点逻辑现定点逻辑 ；AccelDSP直直接接将将浮浮点点MATLAB算算法法的的M-文文件件自自动动生生成成可可综综合合的的RTL模模型型，自自动动进进行行浮浮点点-定定点点转转换换，生生成成可可综综合合的的VHDL或或Verilog HDL设设计计，并并创创建建用用于于验验证证的测试平台。的测试平台。 10基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系System Generator基础基础v硬
12、件系统设计与实现硬件系统设计与实现 定定义义使使用用Xilinx IP的的详详细细硬硬件件架架构构，采采用用System Generator for DSP 划划分分协协处处理理器器和和可可编编程程器器件件之之间间的设计的设计 ；会生成下列文件：会生成下列文件：设计所对应的设计所对应的HDL程序代码；程序代码；时钟处理模块，包括系统时钟处理操作以及生成设计中时钟处理模块，包括系统时钟处理操作以及生成设计中所需的不同频率的时钟信号；所需的不同频率的时钟信号； 用于测试设计的用于测试设计的HDL测试代码，可直接将其仿真结果和测试代码，可直接将其仿真结果和Simulink输出比较；输出比较； 工程文
13、件以及综合、实现过程所产生的各种脚本文件。工程文件以及综合、实现过程所产生的各种脚本文件。11基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系System Generator基础基础v代码优化代码优化 利用利用ISE RTL设计环境生成优化的设计环境生成优化的FPGA设计；设计；不仅要熟悉算法的架构、瓶颈，还需精通不仅要熟悉算法的架构、瓶颈，还需精通RTL设计；设计； 属于高级应用，直接对属于高级应用，直接对RTL进行修改和优化。进行修改和优化。12基于基于SystemGenerator的的DSP系系统统开
14、开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系Simulink简介简介vSimulink是是MATLAB的组件的组件安装程序会自动将其安装到安装程序会自动将其安装到MATLAB目录下；目录下； Simulink的运行需要的运行需要MATLAB后台的支持，因此必须后台的支持，因此必须要安装要安装MATLAB软件。软件。 工具栏点击或者命令启动工具栏点击或者命令启动13基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系Simulink简介简介vSimulink工作原理工作原理模型初
15、始化模型初始化 模型执行模型执行 一般模型是使用数值积分来进行仿真；一般模型是使用数值积分来进行仿真； 仿真结束时，模型得出系统的输入、状态和输出仿真结束时，模型得出系统的输入、状态和输出 。14基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系Simulink设计示例设计示例v例例 建建立立一一个个调调幅幅（AM）系系统统，信信号号频频率率为为100KMHz，载载波波频频率率为为1MHz，调调幅幅系系数数为为0.5，并在示波器中显示出来。并在示波器中显示出来。启动启动Simulink；新新建建一一个个模模型
16、型， “New Model”命命令令新新模模型型保保存存为为am.mdl；从从Simulink library Browser中加入基本模块中加入基本模块 ；连接各个模块连接各个模块 ；在在工工具具栏栏点点击击运运行行（RUN）图图标标 ，再再直直接接点点击击Scope模块即可观察运行结果模块即可观察运行结果 。 15基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系Simulink设计示例设计示例16基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入
17、式系统工程系嵌入式系统工程系AccelDSP简介简介 vAccelDSPAccelDSP是是一一款款第第三三方方综综合合软软件件，可可将将MATLAB浮浮点点算法转换成为可综合算法转换成为可综合RTL代码代码 ；Xilinx AccelDSP是是目目前前业业界界唯唯一一能能够够将将MATLAB浮浮点点算法转换成为可综合算法转换成为可综合RTL代码的开发工具；代码的开发工具； 自自动动地地进进行行浮浮点点-定定点点转转换换，生生成成可可综综合合的的VHDL或或Verilog代码，并创建用于验证的测试平台；代码，并创建用于验证的测试平台； 可可以以生生成成定定点点C+模模型型或或由由MATLAB算
18、算法法得得到到System Generator块块 ；Xilinx XtremeDSP解决方案的重要组成部分。解决方案的重要组成部分。 17基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系AccelDSP简介简介vAccelWare 包含一系列参数包含一系列参数DSP模块的模块的IP库；库；可以综合成为可以综合成为RTL代码（代码（VHDL或或Verilog）。）。 vAccelWare IP（包含三个专用工具箱）（包含三个专用工具箱）信信号号处处理理工工具具包包：FIR 滤滤波波器器、CIC 抽抽取取滤滤
19、波波器器、CIC内内插插滤滤波波器器、多相抽取滤波器、半带多相抽取滤波器、半带 FIR 滤波器、滤波器、FFT 以及以及IFFT等；等； 通通信信工工具具包包：直直接接数数字字合合成成器器、BCH 编编码码器器和和解解码码器器、卷卷积积交交织织器器和和去去交交织织器器、卷卷积积编编码码器器、Reed-Solomon 编编解解码码器器、Viterbi解解码码器器、开开方方升升余余弦弦滤滤波波器器、加加扰扰器器、解解扰扰器器以以及及ADC采采样样-保保持持电路电路/正弦比较滤波器等；正弦比较滤波器等； 高高级级数数学学运运算算工工具具包包：QR分分解解法法、Cholesky分分解解法法、QR求求逆
20、逆、Cholesky求求逆逆、三三角角形形矩矩阵阵求求逆逆、特特定定排排列列旋旋转转、多多项项式式求求值值、奇异值分解以及奇异值分解以及QRD-RLS空间滤波器等。空间滤波器等。 18基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计vXilinx Blockset库库System Generator和和Simulink是是无无缝缝链链接接的的，可可以以在在MATLAB标准工具栏中直接启动；标准工具栏中直接启动；在在Simulink环环境境中中
21、，只只有有通通过过Xilinx模模块块搭搭建建的的系系统统才才能保证硬件可实现，类似于能保证硬件可实现，类似于HDL语言中的可综合语句。语言中的可综合语句。 19基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计vSystem Generator库库 20基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设
22、计系统设计v基本单元模块基本单元模块 包含了数字逻辑的标准组件模块包含了数字逻辑的标准组件模块 ；可插入时间延迟、改变信号速率、引入常数、计数器可插入时间延迟、改变信号速率、引入常数、计数器以及多路复用器等以及多路复用器等 ；包含了包含了3个特殊的模块个特殊的模块System Generator标志、黑盒标志、黑盒子模块（子模块（Black Box）以及边界定义模块）以及边界定义模块 。21基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计v通
23、信模块通信模块 提供了用于实现数字通信的各种函数提供了用于实现数字通信的各种函数 22基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计v控制逻辑模块控制逻辑模块 创建各种控制逻辑和状态机的资源创建各种控制逻辑和状态机的资源 包括逻辑表达式、软核控制器、复用器以及存储器包括逻辑表达式、软核控制器、复用器以及存储器 23基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系
24、统工程系基于基于System Generator的的DSP系统设计系统设计v数据类型模块数据类型模块 用于信号的数据类型转换用于信号的数据类型转换 包括移位、量化、并包括移位、量化、并/串、串串、串/并转换以及精度调整模块并转换以及精度调整模块 24基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计vDSP模块模块 System Generator的核心的核心 包含了所有常用的包含了所有常用的DSP模块模块 25基于基于SystemGenera
25、tor的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计v数学运算模块数学运算模块 丰富的数学运算库丰富的数学运算库 包括基本四则运算、三角运算以及矩阵运算等包括基本四则运算、三角运算以及矩阵运算等 26基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计v存储器模块存储器模块 包含了所有包含了所有Xilinx存储器的存储器的Logi
26、c Core 27基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计v共享储存器模块共享储存器模块主要用于共享存储器操作主要用于共享存储器操作 28基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计v工具模块工具模块ModelSim、ChipScope、资资源源评评估估等等模模块块以以及及算算法
27、法设设计阶段的滤波器设计等计阶段的滤波器设计等 29基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计vFPGA边界定义模块边界定义模块 通通过过两两个个标标准准模模块块“Gateway In”和和“Gateway Out”来来定义定义Simulink仿真模型中仿真模型中FPGA的边界；的边界；Gateway In模模块块标标志志着着FPGA边边界界的的开开始始，能能够够将将输输入的浮点转换成定点数；入的浮点转换成定点数；Gateway Out
28、模模块块标标志志着着FPGA边边界界的的结结束束，将将芯芯片片的的输出数据转换成双精度数。输出数据转换成双精度数。 30基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计vSystem Generator标志标志每每个个System Generator应应用用框框图图都都必必须须至至少少包包含含一一个个System Generator标志；标志；用来驱动整个用来驱动整个FPGA实现过程，不与任何模块相连实现过程，不与任何模块相连 ；打打开开属属
29、性性编编辑辑框框，能能够够设设置置目目标标网网表表、器器件件型型号号、目目标性能以及系统时钟频率等指标标性能以及系统时钟频率等指标 。 31基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计v建立简易的建立简易的DSP设计设计例例 使使用用System Generator建建立立一一个个3输输入入（a、b、c）的的DSP4模模块块的的计计算算电电路路，使使得得输输出出p = c + a * b，并利用标准的并利用标准的Simulink模块对延迟
30、电路进行功能验证。模块对延迟电路进行功能验证。1.建立一个新的建立一个新的Simulink模型，并保存为模型，并保存为mydsp.mdl。 2.选选择择Xilinx DSP48模模块块，拖拖到到mydsp.mdl；按按照照同同样样的的方方法法添添加加边边界界定定义义模模块块以以及及System Generator标标志模块。志模块。3. 添添加加Simulink标标准准库库中中的的常常数数模模块块（Constant）和和显显示示器器（Display）模模块块。其其中中常常数数模模块块用用于于向向DSP计计算算电电路路灌灌数数据据，作作为为测测试试激激励励；显显示示器器则则用用于于观观测测输输出
31、数据。出数据。32基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计4. 连接模块连接模块Xilinx模块之间的端口可以直接相互连接模块之间的端口可以直接相互连接Xilinx模块和非模块和非Xilinx模块之间的连接需要模块之间的连接需要Gateway连接连接33基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DS
32、P系统设计系统设计5. 设定系统参数设定系统参数多数选项与多数选项与ISE开发中开发中选项相同；选项相同；“Create testbench”，自动生成设计的测试自动生成设计的测试代码。代码。 34基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计6.设置关键模块参数设置关键模块参数 Gataway In模块属性可查看输入数据位宽和量化规则模块属性可查看输入数据位宽和量化规则 35基于基于SystemGenerator的的DSP系系统统开开发发
33、技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计7. 运行测试激励运行测试激励运行运行Simulink仿真，可以看到显示器输出为仿真，可以看到显示器输出为18，表明设，表明设计的功能是正确的。计的功能是正确的。 8. 生成生成HDL代码代码 36基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计相应的文件夹相应的文件夹“netlist sysgen”子目录
34、中子目录中“nonleaf_results.v”可作为子模块直接使用可作为子模块直接使用生成的部分代码段生成的部分代码段37基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计vSystem Generator中的信号类型中的信号类型 “Format” 菜菜 单单 中中 的的 “Port/Signal Display Port Data Types”命命令令，来来显显示示所所有有端端口口的的数数据据类类型型，形形象象显示整个系统的数据精度。显示整
35、个系统的数据精度。可根据输入端口的数据类型来确定输出数据类型可根据输入端口的数据类型来确定输出数据类型 。允允许许设设计计人人员员自自定定义义模模块块的的输输入入、输输出出数数据据的的量量化化效效果以及饱和处理。果以及饱和处理。Simulink中中的的连连续续时时间间信信号号，还还必必须须经经过过“Gateway In”模块的采样转换才能使用。模块的采样转换才能使用。 38基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计v自动代码生成自动代码
36、生成 System Generator能能够够自自动动地地将将设设计计编编译译为为低低级级的的HDL描描 述述 ， 且且 编编 译译 方方 式式 多多 样样 ， 取取 决决 于于 System Generator标志中的设置。标志中的设置。 还还需需要要生生成成一一些些辅辅助助下下载载的的文文件件工工程程文文件件、约约束束文文件件等，以及用于验证的测试代码。等，以及用于验证的测试代码。详见详见7.3.3节。节。 39基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的
37、DSP系统设计系统设计v编译编译MATLAB设计生成设计生成FPGA代码代码两种方法将两种方法将MATLAB设计设计.m文件转化为文件转化为HDL设计设计 ：利用利用AccelDSP综合器综合器 ：多应用于复杂或高速设计中，多应用于复杂或高速设计中，常用来完成高层次的常用来完成高层次的IP核开发。核开发。 直接接利用直接接利用MCode模块：模块：支持支持MATLAB语言的有限子集，语言的有限子集，实现算术运算、有限状态机和逻辑控制等。实现算术运算、有限状态机和逻辑控制等。要使用要使用MCode模块，必须实现编写模块，必须实现编写.m函数，且代码文件函数，且代码文件必须和必须和System G
38、enerator模型文件放在同一个文件夹中，模型文件放在同一个文件夹中，或者处于或者处于MATLAB路径上的文件夹中。路径上的文件夹中。 40基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计例例 使使用用MATLAB编编写写一一个个简简单单的的移移位位寄寄存存器器完完成成对对输输入入数数据据乘乘8以以及及除除以以4的的操操作作，并并使使用用MCode将将其其编编译译成成System Generator直接可用的定点模块。直接可用的定点模块。1
39、相关的相关的.m函数代码为：函数代码为：41基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计2. 新建新建System Generator设计，添加设计，添加MCode模块模块通过通过Browse按键按键将将 .m函数和模型函数和模型设计关联起来设计关联起来 42基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的D
40、SP系统设计系统设计3. 添加边界模块、添加边界模块、Sytem Generator模块、正弦波测模块、正弦波测试激励以及示波器模块试激励以及示波器模块 43基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计4.运行仿真，正确实现了运行仿真，正确实现了.m文件的功能。左图将信号文件的功能。左图将信号放大了放大了8倍，右图将信号缩小了倍，右图将信号缩小了4倍。倍。 44基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式
41、系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计5. 自动代码生成自动代码生成45基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的的DSP系统设计系统设计v子系统的建立和使用简介子系统的建立和使用简介 建立子系统的方法是利用建立子系统的方法是利用NGC二进制网表文件二进制网表文件 ；将将System Generator设计封装成单独的二进制模块，设计封装成单独的二进制模块，综合工具将其作为黑
42、盒子看待；综合工具将其作为黑盒子看待；管脚约束不能在管脚约束不能在Gataway模块中定义；模块中定义；同样时钟管脚不能在同样时钟管脚不能在System Generator模块中定义；模块中定义；通过网表编辑器来指定物理约束通过网表编辑器来指定物理约束 。详见详见7.3.5节。节。 46基于基于SystemGenerator的的DSP系系统统开开发发技技术术嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系基于基于System Generator的硬件协仿真的硬件协仿真v硬件协仿真硬件协仿真通通过过在在硬硬件件上上模模拟拟部部分分设设计计，大大大大提提高高仿仿真真的的速速度度（通常可以提高一个甚至多个数量级）；（通常可以提高一个甚至多个数量级）； 一一 旦旦 将将 设设 计计 编编 译译 成成 FPGA比比 特特 流流 文文 件件 ， System Generator会会自自动动创创建建一一个个新新的的硬硬件件协协仿仿真真模模块块，同同时时还会生成一个还会生成一个Simulink库来存储生成的模块库来存储生成的模块 。此此部部分分相相对对复复杂杂，通通常常为为高高级级应应用用所所使使用用，请请参参考考7.4节的使用方法。节的使用方法。47基于基于SystemGenerator的的DSP系系统统开开发发技技术术
