《(VHDL实验报告)一位半加器,全加器的设计【沐风书苑】》由会员分享，可在线阅读，更多相关《(VHDL实验报告)一位半加器,全加器的设计【沐风书苑】（18页珍藏版）》请在金锄头文库上搜索。
1、数字电路EDA设计与应用 一位半加器，全加器设计一位半加器，全加器设计1业内优讲二、实验目的1 1、掌握一位二、掌握一位二进制半加器与全加器的原理。制半加器与全加器的原理。2 2、进一一步步熟熟悉悉 QUARTUSIIQUARTUSII软件件的的使使用用方方法法和和 VHDLVHDL输入。入。3 3、掌握元件例化、掌握元件例化语句的使用。句的使用。4 4、学、学习从从设计文件到模文件到模块符号的符号的创建建过程。程。2业内优讲三、实验原理 （1 1）半半加加器器两两输入入，两两输出出。其其电路路是是指指对两两个个输入入数数据据位位相相加加，输出出一一个个结果果位位和和进位位，没没有有进位位输入
2、入的的加加法法器器电路路。是是实现两两个个一一位位二二进制制数数的的加加法法运运算算电路路。其其真真值如如下下图所所示示（S S为和和输出，出，C C为进位位输出）：出）：3业内优讲三、实验原理 （2 2）全全加加器器三三输入入，两两输出出。其其电路路是是在在半半加加器器的的基基础上上加加了了个个进位位输入入的的加加法法。其其真真值表如下表如下图所示：所示：4业内优讲三、实验原理 （3 3）由由数数字字电路路知知识可可知知，一一位位全全加加器器可可由由两两个个一一位位半半加加器器与与一一个个或或门构构成成，其其原原理理图如如下下图所所示示。故故可可采采用用元元件件例例化化语句句来来实现一一位位
3、全全加器。加器。5业内优讲四、实验内容 在在本本实验中中，征征对半半加加器器时，用用两两个个拨动开开关关来来表表示示半半加加器器的的两两个个输入入（A A、B B），用用两两个个LEDLED来来表表示示半半加加器器的的两两个个输出出（S S、C C）。）。 对于于全全加加器器时，其其设计利利用用层次次结构构描描述述法法，首首先先设计半半加加器器电路路，将将其其打打包包为半半加加器器模模块；然然后后在在顶层调用用半半加加器器模模块组成成全全加加器器电路路；最最后后将将全全加加器器电路路编译下下载到到实验箱箱，其其中中用用三三个个拨动开开关关来来表表示示全全加加器器的的三三个个输入入（AiAi、B
4、iBi、Ci-1Ci-1），用用两两个个LEDLED来表示全加器的两个来表示全加器的两个输出（出（SiSi、CiCi）。）。 实验箱箱上上拨动开开关关档档位位在在下下方方时表表示示其其输出出为低低电平平，反反之之输出出市市电平平；当当FPGAFPGA与与其其对应的的端端口口为高高电平平时LEDLED就就会会发光光，反反之之LEDLED灯灯灭。其其拨动开开关关与与FPGAFPGA管管脚脚的的连接接表表以以及及LEDLED灯灯与与FPGAFPGA管管脚脚连接表如下两接表如下两图所示：所示：6业内优讲五、实验步骤1、建立工程文件11）运行）运行QUARTUSIIQUARTUSII软件。件。 2 2）
5、选择软件件中中的的菜菜单 FileNewFileNewProjectProjectWizardWizard，新新建建一一个个工工程。程。33）点）点击NEXTNEXT进入工作目入工作目录，设定工程名和定工程名和实体名。体名。 4 4）点点击NEXTNEXT，进入入下下一一设定定对话框框，（本本次次实验选用用CycloneCycloneIIII系系列列芯芯片片EP2C35F672C8EP2C35F672C8），在在对话框框的的左左上上方方的的 FamilyFamily下下拉拉菜菜单中中选取取 CycloneIICycloneII，在在中中间右右边的的PinPincountcount下下拉拉菜菜单
6、中中选取取672672，在在 SpeedSpeedgradegrade下下拉拉菜菜单中中选取取 8 8，在在左左下下方方的的 AvailableAvailabledevicesdevices框框中中选取取 EP2C35F672C8EP2C35F672C8。点点击 NEXTNEXT完完成成器器件件的的选取取，进入入 EDAEDATOOLTOOL设定界面。定界面。 5 5）按按默默认选项，点点击NEXTNEXT出出现新新建建工工程程以以前前所所有有的的设定定信信息息，再点再点击FINISHFINISH完成新建工程的建立。完成新建工程的建立。（一）半加器的设计（一）半加器的设计7业内优讲五、实验步骤
7、2、建立文本设计文件 1 1）选择File-New-DeviceFile-New-Device DesignDesign Files-VHDLFiles-VHDLFileFile，点，点击OKOK按按钮，打开，打开进入文本入文本编辑器器对话框。框。 2 2）在在文文本本编辑器器中中输入入对应VHDLVHDL程程序序代代码，如如下下图所示：所示： 3 3） 对 文文 本本 文文 件件 进 行行 编 译 。 选 择 processing-processing-compilercompilertool-starttool-start或或直直接接点点快快捷捷栏上上的的三三角角形形则会会出出现编译器器窗
8、窗口口。需需要要说明明的的是是在在进行行设计文文件件的的综合合和和分分析析，也也可可以以单独独打打开开某某个个分分析析综 合合过程程不不必必进行行全全编译界界面面。当当完完成成上上述述窗窗口口的的设定定后后，点点击 STARTSTART按按钮进行行设计文文件件的的全全编译。如如果果文文件件有有错，在在软件件的的下下方方则会会提提示示错误的的原原因因和和位位置置，以以便便于于使使用用者者进行行修修改改直直到到设计文文件无件无错。整个。整个编译完成，完成，软件会提示件会提示编译成功。成功。（一）半加器的设计（一）半加器的设计8业内优讲五、实验步骤3、管脚分配 1 1）点点击 Assignments
9、Assignments菜菜单下下面面的的 AssignmentAssignmentEditorEditor，进入入到到引引脚脚分分配配窗窗口口。将将弹出出的的窗窗口口中中的的 AllAll改改成成 pinpin，再再点点击 ListList，在在 NodesNodesFoundFound窗窗口口会会出出现所所有有信信号号的的名名称称，点点击中中间的的按按钮则SelectedSelectedNodesNodes窗窗口口下下方方出出现被被选择的的端端口口名名称称。双双击 OKOK按按钮，完成完成设置。置。进入管脚分配窗口。如下入管脚分配窗口。如下图所示：所示： 2 2）依依照照“硬硬件件与与 FP
10、GAFPGA的的管管脚脚连接接表表”分分配配对应的的输入入管管脚脚名名 ，依依照照“LED“LED灯灯与与FPGAFPGA管管脚脚连接接表表”分分配配对应的的输出出管管脚脚名名。本本次次实验的的分分配配关关系系是是：（输入入端端 a a、b b分分别对应的的 FPGAFPGA管管脚脚名名为 H8H8、J8J8，输出出端端 c c、s s分分别对应的的 FPGAFPGA管管脚脚名名为 G13G13、G15G15），如如下下图所所示：示：33）分配完管脚后，再次）分配完管脚后，再次进行一次全行一次全编译，使分配的管脚有效。，使分配的管脚有效。（一）半加器的设计（一）半加器的设计9业内优讲五、实验步
11、骤4、对设计文件进行仿真 1 1）选择File-NewFile-New，在在弹出出的的对话框框中中选择VectorVectorWaveformWaveformFileFile，点，点击OKOK按按钮，打开，打开进入一个空的波形入一个空的波形编辑器窗口。器窗口。 2 2）设置置仿仿真真结束束时间，波波形形编辑器器默默认的的仿仿真真结束束时间为 1S1S，根根据据仿仿真真需需要要，可可以以自自由由设置置仿仿真真的的结束束时间（本本次次设置置的的为1ms1ms）。选择 QUARTUSIIQUARTUSII软件件的的 Edit-EndEdit-EndTimeTime命命令令，弹出出线路路束束时间对话框
12、框，在在 TimeTime框框办输入入仿仿真真结束束时间，点点击OKOK按按钮完完成成设置置。如下如下图所示：所示： 3 3）加加入入输入入、输出出端端口口，在在波波形形编辑器器窗窗口口左左边的的端端口口名名列列表表区区点点击鼠鼠标右右键，在在弹出出的的右右键菜菜单中中选择 InsertInsertNodeNodeororBusBus命命令令，在在弹出出的的 InsertInsertNodeNodeororBusBus对话框框界界面面中中点点击 NodeNodeFinderFinder按按钮。在在出出现的的 NodeNodeFinderFinder界界面面中中的的 FilterFilter列列
13、表表中中选择 点点击 ListList，在在 NodesNodesFoundFound窗窗口口出出现所所有有信信号号的的名名称称，点点击中中间的的按按钮则 SelectedSelectedNodesNodes窗窗口口下下方方出出现被被选择的的端端口口名名称称。双双击OKOK按按钮，完完成成设置置，回回到到 InsertInsertNodeNodeororBusBus对话框框，双双击OKOK按按钮，所有的所有的输入、入、输出端口将会在端口名列表区内出端口将会在端口名列表区内显示出来。示出来。（一）半加器的设计（一）半加器的设计10业内优讲五、实验步骤4、对设计文件进行仿真 4 4）编辑输入入端端
14、口口波波形形，即即指指定定输入入端端口口的的逻辑电平平变化化，在在波波形形编辑窗窗口口中中，选择要要输入入波波形形的的输入入端端口口。以以 bb端端口口为例例，右右键单击 bb，依依次次选择value-clock-periodvalue-clock-period，将将时间改改为1us1us。然然后后重重复复此此过程程将将 aa的的时间改改成成 2us2us（a a的的周周期期是是b b的的2 2倍倍），再再将将输入入端端的的D0-D3D0-D3选择不不同同的的周周期期（一一次次要有所差要有所差别）。最后）。最后选择软件的件的FieSaveFieSave进行保存。行保存。 5 5）指指定定仿仿真
15、真器器设置置，在在仿仿真真过程程中中有有时序序仿仿真真和和功功能能仿仿真真之之分分，在在这里里介介绍功功能能仿仿真真。在在 QUARTUSIIQUARTUSII软件件中中选择 ProcessingSimulatorProcessingSimulatorToolTool命命令令，打开仿真器工具窗口，如下打开仿真器工具窗口，如下图所示。所示。 按按图 上上的的提提示示，首首先先产生生功功能能仿仿真真网网表表文文件件（在在simulationsimulationmodemode后后选择FunctionalFunctional），点点击产生生功功能能仿仿真真网网表表的的按按钮 GenerateGene
16、rate FunctionalFunctionalSimulationSimulationNetlistNetlist，产生生功功能能仿仿真真网网表表，然然后后点点击开开始始仿仿真真的的 STARTSTART按按钮开开始始进行行仿仿真真，直直到到仿仿真真进度度条条为 100%100%完完成成仿仿真真。点点击仿仿真真报告告窗窗口口按按钮 ReportReport，观察仿真波形。确定其符合察仿真波形。确定其符合实验内容。内容。实验仿真波形如下所示：仿真波形如下所示：（一）半加器的设计（一）半加器的设计11业内优讲五、实验步骤6、从设计文件到目标器件的加载 完完成成对器器件件的的加加载有有两两种种形
17、形式式，一一种种是是对目目标器器件件进行行加加载文文件件，一一种种是是对目目标器器件件的的配配置置芯芯片片进行加行加载。这里我里我们介介绍对目目标器件器件EP2C35F672C8EP2C35F672C8进行加行加载的方法。的方法。11）使用下）使用下载电缆将将PCPC机与机与实验系系统连接起来。接起来。 2 2）选择 QUARTUSIIQUARTUSII软件件的的 ToolsProgrammerToolsProgrammer命命令令，进行行编程程器器窗窗口口。如如果果没没有有设置置编程程硬硬件件，则编程程硬硬件件类型型为 NoNo HardwareHardware，需需要要对编程程硬硬件件进行
18、行设置置。点点击 HardwareHardwareSetupSetup编程程硬件硬件设置按置按钮，进行如下行如下图 所示的所示的编程硬件程硬件设置置对话框。框。 3 3）点点击 AddAddHardwareHardware按按钮，出出现 AddAddHardwareHardware对话框框，在在 AddAddHardwareHardware对话框框中中，从从 HardwareHardwaretypetype列列表表中中选择所所需需要要硬硬件件类型型，如如果果是是 USBUSB接接口口的的请参参照照用用户使使用用手手册册中中的的 USBUSB电缆的的安安装装与与使使用用，如如果果使使用用的的是是
19、并并口口下下载线则选取取如如下下图 所所示示的的硬硬件件类型型，点点击 OKOK按按钮，完完成成对硬硬件件类型型的的设置置。回回到到编程程器器硬硬件件设置置窗窗口口， 点点击 CloseClose按按钮退退出出设置置。则在在编程程器器对话框框中中的的编程硬件程硬件类型会出型会出现刚才才选取的取的编程器硬件。程器硬件。 4 4）此此次次实验室室所所用用的的安安装装驱动的的方方式式为：右右键“我我的的电脑”-”-设备管管理理器器-双双击有有黄黄色色问号号通通用用USB-USB-驱动程程序序-更更新新驱动程程序序-从从列列表表或或安安装装-下下一一步步-下下一一步步-从从磁磁盘安安装装-浏览- -
20、-在我的在我的电脑D D盘中中选择找到找到USBblusterUSBbluster即可安装好即可安装好驱动。 5 5）如如果果软件件已已运运行行一一个个工工程程，则在在打打开开编程程器器的的时候候，编程程器器窗窗口口会会自自动出出现这个个工工程程文文件件要要加加载到到目目标器器件件的的文文件件，如如果果要要加加载其其它它文文件件可可以以从从其其它它地地方方进行行添添加加更更改改。选好好加加载文文件件后后，再再点点选 Progam/ConfigureProgam/Configure，编程程模模式式选取取 JTAGJTAG模模式式，点点击 STRATSTRAT进行行文文件件加加载，直直到到加加载进
21、度度变为100%100%，文件成功加，文件成功加载完成。完成。（一）半加器的设计（一）半加器的设计12业内优讲五、实验步骤1、建立工程文件（步骤同“半加器的设计”）2、建立文本设计文件 全全加加器器的的设计采采用用“元元件件例例化化语句句”，故故需需建建立立两两个个VHDLVHDL文文本本编辑对话框框（一一个个顶层文文件件，一一个个底底层文文件件）。在在相相应的的编辑框框中中输入入相相应的的VHDLVHDL语句句，再再分分别以以各各自自的的实体体名名进行行保保存存。注注意意的的是是顶层文文件件名名应必必须与与工工程程名名一一致致。此此次次实验底底层文文件件为半半加加器器VHDLVHDL语句句，
22、顶层文件文件为全加器全加器VHDLVHDL语句，其句，其语句分句分别如下两如下两图所示：所示：接下来的步接下来的步骤与与“半加器的半加器的设计”步步骤一一样。（二）全加器的设计（二）全加器的设计13业内优讲五、实验步骤3、管脚分配主要步主要步骤同同“半加器的半加器的设计”。本本次次实验全全加加器器的的本本次次实验的的分分配配关关系系是是：（输入入端端 a a、b b、CiCi分分别对应的的 FPGAFPGA管管脚脚名名为 H8H8、J8J8、J9J9，输出出端端 s s、cici分分别对应的的 FPGAFPGA管脚名管脚名为G13G13、G15G15），如下），如下图所示：所示：（二）全加器的
23、设计（二）全加器的设计14业内优讲五、实验步骤4、对设计文件进行仿真(步骤同“半加器的设计”) 全全加加器器中中CiCi的的周周期期是是b b的的两两倍倍，b b的的周周期期是是a a的的两两倍倍。实验仿仿真真波波形形如如下下所示：所示：5、从设计文件到目标器件的加载（步骤同“半加器的设计”）（二）全加器的设计（二）全加器的设计15业内优讲五、实验步骤 实验要要求求创建建文文件件时底底层文文件件用用文文本本输入入，顶层文文件件用用图形形输入入，即即需需要要将将底底层的的已已经设计好好的的文文本本文文件件生生成成一一个个模模块符符号号文文件件作作为自自己己的的功功能能模模块符符号号在在顶层调用用
24、，该符符号号就就像像图形形设计文文件件中中的的任任何其它宏功能符号一何其它宏功能符号一样可被高可被高层设计重复重复调用。用。其其方方法法为：在在建建立立的的文文本本文文件件(VHDL(VHDL半半加加器器代代码) )中中，选择Create/Update-CreateCreate/Update-CreateSymbolSymbolforforCurrentCurrentFileFile，点点击确确定定，即即可可创建建一一个个代代表表刚才才打打开开的的设计文文件件功功能能的的符符号号（.bsf.bsf）。模模块文文件件创建建完完成成后后，再再新新建建一一个个图形形编辑文文件件，打打开开图形形编辑器
25、器对话框框。在在图形形编辑器器窗窗吕的的工工件件区区双双击鼠鼠标左左键，或或点点击图中中的的符符号号工工具具按按钮，或或选择菜菜单Edit-InsertEdit-InsertSymbol.Symbol.。在在SymboSymbo对话框框中中的的ProjectProject项下下会会出出现前前面面创建建的的半半加加器器模模块符符号号文文件件，我我们就就可可以以对其其进行行调用用。本本次次实验要要用用到到两两个个半半加加器器模模块和和一一个个或或门模模块，再再对其其连接接起起来来，并定并定义端口。端口。结果如下果如下图所示：所示：其它步其它步骤均与均与“全加器的全加器的设计”步步骤相同。此相同。此
26、处不再一一不再一一赘述。述。（三）补充（三）补充“全加器的设计全加器的设计”。从设计文件到模块符号的。从设计文件到模块符号的创建。创建。16业内优讲六、实验现象及结果（一）半加器本本次次实验我我分分别用用实验箱箱上上的的开开关关K1K1、K2K2作作为半半加加器器两两输入入A A、B B；分分别用用LEDLED彩彩灯灯LED1LED1、LED2LED2作作为半半加加器器的的两两个个输出出端端S S、C C。实验时将将实验箱箱的的拨动开开关关拨向向下下时为低低电平平“0”“0”。拨向向上上时为高高电平平“1”“1”，LEDLED高高电平平时灯灯亮亮，低低电平平时灯灯灭。以以下下第第一一幅幅图即即
27、为输入入为“00”“00”时输出出为“00”“00”；第第二二幅幅图则是是当当输入入为“01”“01”时输出出为“10”“10”；第第三三幅幅图是是输入入为“10”“10”时输出出为“10”“10”；第第四四幅幅图是是输入入为“11”“11”，输出出为“01”“01”。其。其结果均符合半加器的真果均符合半加器的真值表。表。二）全加器本本次次实验我我分分别用用实验箱箱上上的的开开关关K1K1、K2K2、K3K3作作为全全加加器器的的三三输入入A A、B B、Ci-1Ci-1；分分别用用LEDLED彩彩灯灯LED1LED1、LED2LED2作作为半半加加器器的的两两个个输出出端端SiSi、CiCi。实验时将将实验箱箱的的拨动开开关关拨向向下下时为低低电平平“0”“0”。拨向向上上时为高高电平平“1”“1”，LEDLED高高电平平时灯灯亮亮，低低电平平时灯灯灭。以以下下第第一一幅幅图即即为输入入为“111”“111”时输出出为“11”“11”；第第二二幅幅图则是是当当输入入为“110”“110”时输出出为“01”“01”；第第三三幅幅图是是输入入为“101”“101”时输出出为“01”“01”。其其结果果均均符符合合半加器的真半加器的真值表。表。17业内优讲七、心得体会18业内优讲
