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1、第5章 时序逻辑电路时序逻辑电路逻辑电路组合逻辑电路：时序逻辑电路：任一时刻的输出仅取决于该时刻的输入，而与过去的输入无关。任一时刻的输出不仅取决于该时刻的输入，而与过去的输入有关。（无记忆功能）（有记忆功能）同步时序逻辑电路：各触发器有统一触发脉冲异步时序逻辑电路：各触发器无统一触发脉冲组合逻辑电路x1xiy1yj输入X输出Y存储电路z1zkq1qmCP触发器控制输入Z触发器状态输出Q组合逻辑电路存储电路x1xiy1yjz1zkq1qmCP输入X输出Y触发器控制输入Z触发器状态输出Q输出方程：驱动方程：状态方程：5.1 时序逻辑电路的分析时序逻辑电路中，如果其中所有触发器的时钟输入端都与同一
2、个时钟脉冲相连，则称为同步时序逻 辑 电 路 （ Synchronous Sequential Logic Circuit） ， 否 则 就 称 为 异 步 时 序 逻 辑 电 路（Asynchronous Sequential Logic Circuit）。前者的速度高于后者，但机构一般比后者复杂。按照输出信号的特点，时序逻辑电路还可分为：米利（Mealy）型：输出状态不仅与存储电路的状态有关，还与输入有关。穆尔（Moore）型：输出状态仅与存储电路的状态有关。5.1.1 同步时序逻辑电路的分析步骤1. 根根据据给给定定的的时时序序逻逻辑辑电电路路，写写出出存存储储电电路路（如如触触发器）的
3、发器）的驱动方程驱动方程（输入信号的逻辑表达式）。（输入信号的逻辑表达式）。2. 写写出出存存储储电电路路的的状状态态转转移移方方程程，并并根根据据输输出出电电路路，写出写出输出函数表达式输出函数表达式。3. 由由状状态态转转移移方方程程和和输输出出函函数数表表达达式式，列列出出状状态态转转移表，或画出移表，或画出状态转移图状态转移图。4. 画画工作波形图工作波形图（时序图）。（时序图）。5. 归纳时序逻辑电路的逻辑功能。归纳时序逻辑电路的逻辑功能。例1. 试分析下图所示的时序逻辑电路解解: :(1) 写出各级触发器的驱动方程（激励函数）写出各级触发器的驱动方程（激励函数） (2) 写写出出各
4、各级级触触发发器器的的状状态态转转移移方方程程及及输输出出表表达达式。式。Y1DC11DC11A&Q1Q2CP=1=1&米利型(3) 列写状态转移表列写状态转移表 A Q2 Q1Q2n1 Q1n1Y 0 0 0 0 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 1 1 0 1 1 0 0 1 1 0 0 0 1 1 0 00011000根据根据状态转移表画状态转移图状态转移表画状态转移图 A Q2 Q1Q2n1 Q1n1Y 0 0 0 0 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 1 1 0 1 1 0 0 1 1 0 0 0 1 1 0
5、 00011000Q2Q1A/A/Y Y000110110/00/00/00/11/01/11/01/0可控计数器1Q1C11J1K2Q2C1R& 1J1K3Q3C1&R& 1J1K4Q4C1&R1J1KR&ZCPRD例2. 试分析下图所示的时序逻辑电路解解: :(1) 写出驱动方写出驱动方程程 (2) 写状态方程和输出写状态方程和输出方程方程触发器和门电路都为TTL序号序号现态现态次态次态输出输出ZQ4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+10000000010100010010020010001103001101000401000101050101011006011001110
6、701111000081000100109100110100101010101101110111100012110011010131101111001411101111015111100001(3) 列写状态转移表列写状态转移表0000/0Q4Q3Q2Q1/ /C C111111101101110010111010100110000100010101100111000100100011/0/0/0/0/0/0/0/0/0/0/0/0/0/0/1根据根据状态转移表画状态转移图状态转移表画状态转移图(4) 画工作波形图画工作波形图 (5) 功能归纳功能归纳: 每经过每经过1616个脉冲，电路状态循
7、环一次，且个脉冲，电路状态循环一次，且输出一个高电平。该时序逻辑电路是输出一个高电平。该时序逻辑电路是1616分频器。分频器。Q2ZCPQ3Q400000001100010000010001010101010000100011001100100110011101111110000Q10001010101010101016& 1J1KQ0(14)C1&R1& 1J1KC1&R1& 1J1KC1&R1& 1J1KC1&R1&111Q1(13)Q2(12)Q3(11)CO(15)(9)LD(3) D0(4) D1(2) CP(5) D2(6) D3(1) RD(7) EP(10) ET4位二进制同步
8、计数器（CT54161/CT74161）4位同步二进制计数器74161的功能表CPRDLDEP ET工作状态011110111 0 1 01 1置零预置数保持保持（C=0）计数Q0Q1Q2Q3D0D1D2D3EPETCPCLDRD4位同步二进制计数器74161的图形符号741611Q1C11J1K2Q2C1R& 1J1K3Q3C1&R& 1J1K4Q4C1R1J1KR&ZCPRD&Q4例3. 试分析右图所示的时序逻辑电路（1）驱动方程）驱动方程（2）状态转移方程）状态转移方程输出方程输出方程序号序号现态现态次态次态输出输出ZS(t)代表代表的十进的十进制数码制数码Q4Q3Q2Q1Q4Q3Q2Q
9、100000000100100010010012001000110230011010003401000101045010101100560110011106701111000078100010010891001000019偏偏离离态态101010110101101001110011010110101001111011110111100001无效状态，正常工作时不会出现。无效状态，正常工作时不会出现。Q4Q3Q2Q1/ /Z Z01111000100100100001000001010110/0/0/0/0/0/0/0/10011/00100/0101111011010110011101111/
10、0/1/0/1/1/0有有效效状状态态偏离状态偏离状态(3) 列写状态转移表，画出状态转移图列写状态转移表，画出状态转移图可以自启动根据状态转移表（图）或状态转移方程作根据状态转移表（图）或状态转移方程作工作波形图工作波形图。CPQ1Q2Q3Q4Z10由由图图可可知知：输输出出信信号号Z是是十十进进制制计计数数器器的的进进位位信信号号，而而输输出出信信号号的的周周期期为为计计数数脉脉冲冲CP周周期期的的10倍倍，因因此此输输出出信信号号也也可可以以视视为为计计数数脉脉冲冲CP的的十十分分频频信信号号。模模10（十十进进制制）计计数数器器也也可可看看作作是是十分频器十分频器。1001010101
11、0011001100000011110000000001100000000010000005.1.2 异步时序逻辑电路的分析异异步步时时序序逻逻辑辑电电路路中中的的各各级级触触发发器器的的时时钟钟脉脉冲冲，不不一一定定都都是是输输入入脉脉冲冲，因因此此各各级级触触发发器器的的状状态态转转移移不不是是在在同同一一时时钟钟作作用用下下同同时时发发生生的的。所所以以，在在分分析析异异步步时时序序逻逻辑辑电电路路时时，必必须须注注意意各级触发器的时钟信号。各级触发器的时钟信号。5.1.2 异步时序逻辑电路的分析CP11JQC11RQC11R1JQC1&R1KSFF1FF2FF3Q1Q2Q3例4. 试分
12、析右图所示的时序逻辑电路1K1J1K（1）驱动方程）驱动方程（2）状态转移方程）状态转移方程5.1.2 异步时序逻辑电路的分析（3）列状态转移表）列状态转移表 CP1 Q3 Q2 Q1Q3n1 Q2n1 Q1n1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 10 0 10 1 00 1 11 0 00 0 00 1 00 1 00 0 0011100111010001000有有效效状状态态101110根据状态转移表（图）或状态转移方程作根据状态转移表（图）或状态转移方程作工作波形图工作波形图。5由由图图可可知知：每每输输入入5个个脉脉冲冲，电电路
13、路状状态态循循环环一一次次，所所以以电电路路为五进制计数器。为五进制计数器。CP1Q1Q2Q31001000110000010005.1.2 异步时序逻辑电路的分析QCP11JQC11RQC11R1JQC1&R1KSFF1FF2FF3Q0Q1Q2Q3例5. 试分析下图所示的时序逻辑电路1K1J1KSC1RFF0CP01J1K（3）列状态转移表）列状态转移表（2）状态转移方程）状态转移方程CP0Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+100000001000010010100100011200110100301000101401010110501100111601111000710
14、0010018100100009101010111011010011001101110101001110111111110000（1）驱动方程）驱动方程（3）列状态转移表）列状态转移表CP0Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1000000010000100101001000112001101003010001014010101105011001116011110007100010018100100009101010111011010011001101110101001110111111110000Q4Q3Q2Q10111100010010010000100000101011
15、000110100101111011010110011101111有有效效状状态态偏离状态偏离状态根据状态转移表（图）或状态转移方程作根据状态转移表（图）或状态转移方程作工作波形图工作波形图。CP0Q0Q1Q2Q310由由图图可可知知：每每输输入入10个个脉脉冲冲，电电路路状状态态循循环环一一次次，所所以以电电路为十进制计数器。路为十进制计数器。100101010100110011000000111100000000011000005.1.2 异步时序逻辑电路的分析QCP11JQC11RQC11R1JQC1&R1KSFF1FF2FF3Q0Q1Q2Q3例6. 试分析下图所示的时序逻辑电路1K1J
16、1KSC1RFF0CP01J1K（3）列状态转移表）列状态转移表（2）状态转移方程）状态转移方程CP1Q0Q3Q2Q1Q0n+1Q3n+1Q2n+1Q1n+1000000010000100101001000112001101003010010004100010015100110106101010117101111008110000009010110100110101001111000110100101110001011110000（1）驱动方程）驱动方程（3）列状态转移表）列状态转移表CP1Q0Q3Q2Q1Q0n+1Q3n+1Q2n+1Q1n+1000000010000100101001000
17、112001101003010010004100010015100110106101010117101111008110000009010110100110101001111000110100101110001011110000Q4Q3Q2Q110101011110000100001000010001001/000110100011001110101110111101111有有效效状状态态偏离状态偏离状态根据状态转移表（图）或状态转移方程作根据状态转移表（图）或状态转移方程作工作波形图工作波形图。CP1Q1Q2Q3Q010由由图图可可知知：每每输输入入10个个脉脉冲冲，电电路路状状态态循循环环
18、一一次次，所所以以电电路为十进制计数器。路为十进制计数器。100100101000110001100000100001000011111000005.1.2 异步时序逻辑电路的分析QCP1R021JQC11RQC11R1JQC1&R1KSFF1FF2FF3&R01S91S92Q0Q1Q2Q374LS290的逻辑电路图1K1J1KSC1RFF0CP01J1K二五十进制异步计数器异步二五十进制计数器74LS290的功能表CP0CP1S91S92R01R02工作状态CPCPQ3CPQ0CP10 0000010000置9置0二进制计数五进制计数十进制计数(8421BCD)十进制计数(5421BCD)注
19、意：8421BCD时四个触发器的输出由高到低依次为Q3 Q2 Q1 Q0； 5421BCD时四个触发器的输出由高到低依次为Q0 Q3 Q2 Q1。S91S92R01R02Q0Q1Q2Q3CP1CP074290S91S92R01R02Q0Q1Q2Q3CP1CP074290CPCPS91S92R01R02Q0Q1Q2Q3CP1CP074290CPS91S92R01R02Q0Q1Q2Q3CP1CP074290CP0000000000000000二进制计数器五进制计数器十进制计数器（5421BCD）十进制计数器（8421BCD）计数器计数器同步计数器同步计数器异步计数器异步计数器加法计数器加法计数器减
20、法计数器减法计数器十进制计数器十进制计数器十六进制计数器十六进制计数器二进制计数器二进制计数器二十进制计数器二十进制计数器循环码计数器循环码计数器时时序序逻逻辑辑电电路路分分析析的的基基本本思思路路逻辑功能逻辑功能输出方程输出方程各触发器特性方程各触发器特性方程状态转换图状态转换图状态转换表状态转换表工作波形图工作波形图电路状态及输出方程电路状态及输出方程各触发器驱动方程各触发器驱动方程时钟信号时钟信号异步异步逻辑电路逻辑电路4位同步二进制计数器74161的功能表CPRDLDEP ET工作状态011110111 0 1 01 1置零预置数保持保持（C=0）计数Q0Q1Q2Q3D0D1D2D3E
21、PETCPCLDRD4位同步二进制计数器74161的图形符号74161同步十进制计数器74160的功能表CPRDLDEP ET工作状态011110111 0 1 01 1置零预置数保持保持（C=0）计数Q0Q1Q2Q3D0D1D2D3EPETCPCLDRD4位同步二进制计数器74160的图形符号74160返回5.2 用集成计数器构成任意进制计数器Q3Q2Q1Q001111000100100100001000001010110/0/0/0/0/0/0/10011/00100/0有效状态有效状态/0/C74160功能表Q0Q1Q2Q3D0D1D2D3EPETCPCLDRD741601CP&1100
22、CPQ0Q1Q2Q31001000011000000110000000001状态持续时间非常短暂（ns级）此图为五进制加法计数器（1）异步置零功能Q0Q1Q2Q3D0D1D2D3EPETCPCLDRD741601CP&1100缺点：由于置零信号随着计数器被置零而立即消失，所以置零信号持续时间极短，如果触发器的复位速度有快有慢，则可能动作慢的触发器还未来得及复位，复位信号已经消失，导致电路误动作。因此可靠性不高，并且进位输出信号要另外产生。一、对于MN的情况已有N进制，要求得到的是M进制（2）同步置数功能Q0Q1Q2Q3D0D1D2D3EPETCPCLDRD7416074160功能表1CP&10
23、0010000进位输出进位输出缺点：进位输出信号要另外产生。思考：如何利用计数器的进位端C直接输出进位信号？Q3Q2Q1Q001111000100100100001000001010110/0/0/0/0/0/0/10011/00100/0有效状态有效状态/0/CCPQ0Q1Q2Q3100100001100000010000000（2）同步置数功能Q0Q1Q2Q3D0D1D2D3EPETCPCLDRD741601CP&011010101进位输出进位输出Q3Q2Q1Q001111000100100100001000001010110/0/0/0/0/0/0/10011/00100/0有效状态有效
24、状态/0/CCPQ0Q1Q2Q3100110001100000000001000直接由计数器的进位端C输出进位信号，但不是加法计数器。对于MN，且M=M1M2的情况例2.用2片74160构成30进制计数器Q0Q1Q2Q3D0D1D2D3EPETCPCLDRD74160(1)1CP&1Q0Q1Q2Q3D0D1D2D3EPETCPCLDRD74160(2)10000010111&已有N进制，要求得到的是M进制串行进位：每片的计数使能端均接有效电平，用低位片的进位输出作为高位片的时钟信号。01101100三、对于MN，且M为素数的情况（1）构成100进制计数器（采用并行接法：时钟信号同时接到各片计数
25、器CP端，用低位片的进位输出来控制高位片计数器的计数使能端。）；例3.用2片74160构成29进制计数器（2）相当于MN，且M为素数的情况（1）构成100进制计数器（采用并行接法：时钟信号同时接到各片计数器CP端，用低位片的进位输出来控制高位片计数器的计数使能端。）；例3.用2片74160构成29进制计数器（2）相当于MN的情况，（1）串/并行进位法：低位计数一周，高位计一数；（2）整体置零/置数法：首先将多片N进制计数器接成一个大于M进制的计数器，然后在按照MN的情况处理即可。5.3 其它常用时序逻辑电路5.3.1 寄存器1. 寄存器(74LS175)的原理1DC111DRD1D1DC1C1
26、C11RRRRCPD0D1D2D3Q0Q1Q0Q1Q2Q2Q3Q3并行输入并行输出RD CP DQn+1 Qn+1 0 1 0 1 1 1 0 0 1 0 1 1 0Qn Qn5.3 其它常用时序逻辑电路5.3.2 移位寄存器 移位寄存器除了具有寄存数码的功能外，还有移位功能。所谓移位就是在移位命令作用下，能够把寄存器中的数码依次向左或向右移动一位。能执行移位操作的寄存器称为移位寄存器（Shift Register）。 5.3 其它常用时序逻辑电路5.3.2 移位寄存器1. 单向移位寄存器的原理1D4Q4C11D3Q3C11D2Q2C11D1Q1C1vI移存脉冲移存脉冲CP5.3 其它常用时序
27、逻辑电路CP的顺序串行输入vIQ1 Q2 Q3 Q40123401011 0 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1串行输入并行输出并行输入串行输出5.3 其它常用时序逻辑电路1D1C1&11D2C1&11D3C1&11D4Q1Q2Q3Q4C1&11移存脉冲移存脉冲CP右移输入右移输入DIR控制控制M左移输入左移输入DIL2. 双向移位寄存器的原理5.3 其它常用时序逻辑电路M=0：左移；：左移；M=1：右移右移(2)双向移位寄存器的状态转移方程双向移位寄存器的状态转移方程(1)双向移位寄存器的驱动方程双向移位寄存器的驱动方程5.3 其它常用时序逻辑电路 5
28、.3 其它常用时序逻辑电路集成的移位寄存器Q0Q1Q2Q3D0D1D2D3DIRS1S0DILCLKRD74LS194RDS1S0CPDILDIRD0D1D2D3Q0Q1Q2Q3功能功能00000清零清零10保持保持111d0d1d2d3d0d1d2d3并入并入10111右移右移10100右移右移11011左移左移11000左移左移100保持保持扩展应用（4位 8位）5.3 其它常用时序逻辑电路5.3 其它常用时序逻辑电路3. 移位寄存器的应用Q0Q1Q2Q3D0D1D2D3DIRS1S0DILCPRD74LS194（1）实现串并转换（2）实现乘/除法运算（3）实现脉冲节拍延迟（4）实现计数分
29、频电路、序列信号发生器100 二进制数二进制数1000 二进制数二进制数左移补零，左移补零，乘以乘以5.3 其它常用时序逻辑电路1. 移位寄存器实现的环形环形计数器1D4Q4C11D3Q3C11D2Q2C11D1Q1C1CP0001100000100100Q4 Q3 Q2 Q15.3 其它常用时序逻辑电路1. 移位寄存器实现的扭环形扭环形计数器1D4Q4C11D3Q3C11D2Q2C11D1Q1C1CP0001111100110111Q4 Q3 Q2 Q111101100100000005.4 时序逻辑电路的设计5.4.1 同步时序逻辑电路的设计1、建立并化简原始状态转换图、建立并化简原始状态
30、转换图2、确确定定触触发发器器的的数数目目，若若原原始始状状态态图图中中有有N个个状状态态，则则需需要要n个触发器，且有：个触发器，且有：3、将原始状态编码，列状态转换表，求状态方程、输出方程、将原始状态编码，列状态转换表，求状态方程、输出方程4、触发器选型，求驱动方程、触发器选型，求驱动方程5、画逻辑图、画逻辑图6、检查电路的自启动特性、检查电路的自启动特性5.4 时序逻辑电路的设计例1. 设计同步四进制计数器（四分频器）1、建立原始状态转换图、建立原始状态转换图100100112、确定触发器数目（、确定触发器数目（2个）个）3、状状态态编编码码、列列状状态态表表，求求状态方程状态方程Q1
31、Q0Q1n+1 Q0n+1 0 0 0 1 1 0 1 1 0 1 1 0 1 1 0 0S1S2S3S45.4 时序逻辑电路的设计例1. 设计同步四进制计数器（四分频器）4、触发器选型、触发器选型选选D触发器，得到驱动方程触发器，得到驱动方程1DQ0C11DQ1C1CP=15、画逻辑图、画逻辑图5.4 时序逻辑电路的设计例1. 设计同步四进制计数器（四分频器）4、触发器选型、触发器选型选选JK触发器，得到驱动方程触发器，得到驱动方程图略图略5.4 时序逻辑电路的设计例2. 设计一个111串行数据检测器。111串行数据检测器，有一个输入端X和一个输出端Z，输入X为一串随机信号，当连续输入输入三
32、个或三个以上的1时，输出为1，否则输出为0。1、建立并化简原始状态转换图、建立并化简原始状态转换图设设 S0：X输入输入0的状态的状态 S1：X输入一个输入一个1的状态的状态 S2：X输入两个输入两个1的状态的状态 S3：X输入三个输入三个1的状态的状态S3S1S0S21/01/01/10/00/01/10/00/0X/ZSI多余5.4 时序逻辑电路的设计有有三三个个独独立立的的状状态态。选选定定触触发发器器的的个个数数n为为2。两两个个触触发发器器可可以以有有四四个个状状态态，我我们们取取其其中中的的三三个个状状态态，如如取取S0=00, S1=01, S2=10。S1S0S21/01/00
33、/01/10/00/0X/ZSI2、确定触发器数目、确定触发器数目3、列状态转换表，求状态方程、列状态转换表，求状态方程X Q1 Q0Q1n+1Q0n+1 Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0001105.4 时序逻辑电路的设计X Q1 Q0Q1n+1Q0n+1 Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 3、列状态转换表，求状态方
34、程、列状态转换表，求状态方程11XQ1Q00001111001Q1n+15.4 时序逻辑电路的设计X Q1 Q0Q1n+1Q0n+1 Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 3、列状态表，求状态方程、列状态表，求状态方程1XQ1Q00001111001Q0n+15.4 时序逻辑电路的设计X Q1 Q0Q1n+1Q0n+1 Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 1
35、0 1 0 0 1 0 1 3、列状态表，求状态方程、列状态表，求状态方程1XQ1Q00001111001Z5.4 时序逻辑电路的设计4、触发器选型、触发器选型选选D触发器，得到驱动方程触发器，得到驱动方程&Q0C11DQ1C1CP&1DX&1&Z5、画逻辑图、画逻辑图5.4 时序逻辑电路的设计4、触发器选型、触发器选型选选JK触发器，得到驱动方程触发器，得到驱动方程6、检查自启动特性、检查自启动特性图略图略1/01/00/01/10/00/0X/ZSI000110111/10/03个个状状态态00、01、10为为有有效效状态，状态，11为无效状态。为无效状态。可以自启动可以自启动时序逻辑电路时序逻辑电路时序逻辑电路的分析时序逻辑电路的分析常用的时序逻辑电路常用的时序逻辑电路时序逻辑电路的设计时序逻辑电路的设计步骤步骤同步时序逻辑电路的分析同步时序逻辑电路的分析异步时序逻辑电路的分析异步时序逻辑电路的分析计数器计数器、寄存器、移位寄存器、寄存器、移位寄存器步骤步骤任任意意进进制制计计数数器器的的构构成成方方法法（74160、74161、74LS290）
