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1、微机原理与接口第二章微机原理与接口第二章-微处理微处理器器第第2章章 微微 处处 理理 器器2.1 8086/8088CPU结构（结构（重点重点）2.2 8086/8088CPU时序及引脚功能（了解）时序及引脚功能（了解）2.3 8086/8088中断系统（中断系统（重点重点）2.4 8086系统配置及总线操作（了解）系统配置及总线操作（了解）2.5 32位微处理器编程结构简介（自学）位微处理器编程结构简介（自学） 地址加法器（结合地址加法器（结合2.1.3）功能：功能：用来计算用来计算20位存储单元的物理地址。位存储单元的物理地址。 8086/8088系统有系统有20位地址线，可寻址位地址线
2、，可寻址1MB字节的字节的存储空间，而存储空间，而8086为为16位机，位机，CPU内部寄存器只有内部寄存器只有16位，可寻址位，可寻址216B=64KB 。 为了解决这一矛盾，为了解决这一矛盾，8086/8088 CPU采用了将存储采用了将存储器地址空间器地址空间分段管理分段管理的方法，即将的方法，即将1 MB空间划分成若空间划分成若干个干个逻辑段逻辑段，每个逻辑段的最大长度为，每个逻辑段的最大长度为64KB 。图图2-4 内存分段示意图内存分段示意图0段段64KB1段段64KB000000FFFF100001FFFFF0000FFFFF15段段64KB000000逻辑段逻辑段1的起点的起点
3、64KBFFFFF(a)逻辑段逻辑段164KB逻辑段逻辑段2的起点的起点逻辑段逻辑段264KB逻辑段逻辑段3的起点的起点逻辑段逻辑段364KB逻辑段逻辑段4的起点的起点64KB逻辑段逻辑段464KB(b)存储器中的每个存储单元都可以用两个形式的地址来表示：存储器中的每个存储单元都可以用两个形式的地址来表示：物理地址物理地址PA（Physical Address）和）和逻辑地址逻辑地址LA（Logic Address）。）。 把段起始地址的高把段起始地址的高16位称为位称为段基地址段基地址，相对于段起始地址，相对于段起始地址的一个偏移量称为的一个偏移量称为偏移地址偏移地址（也叫（也叫有效地址有效
4、地址EA或或段内地址段内地址），把），把“段基地址：偏移地址段基地址：偏移地址”的表示形式称为存储单元的的表示形式称为存储单元的逻辑地址逻辑地址，逻逻辑地址也是编程时采用的地址形式辑地址也是编程时采用的地址形式 。 物理地址物理地址PA：内存的内存的绝对地址绝对地址，地址范围是，地址范围是 “00000FFFFFH”，是，是CPU访问内存的访问内存的实际寻址地址实际寻址地址。 物理地址由逻辑地址变换而来。物理地址由逻辑地址变换而来。物理地址物理地址=段基址段基址16+偏移偏移地址，物理地址在地址，物理地址在BIU的地址加法器中形成。的地址加法器中形成。 地址加法器（续）地址加法器（续）图图2-
5、5 内存物理地址计算内存物理地址计算段基址段基址3 2 1 0150 0 0 0偏移地址偏移地址物理地址物理地址地址加法器地址加法器1500190 【例【例2-2】 CS存放当前代码段基地址，存放当前代码段基地址，IP存放了下一条要执行指令的段内偏移地址，若存放了下一条要执行指令的段内偏移地址，若 CS=2000H，IP=003AH，则物理地址，则物理地址=CS16+IP=2000H10H+003AH=2003AH 例题例题 计算逻辑地址计算逻辑地址035AH：32B8H的物理地址的物理地址PA。练习练习答案：答案：06858H 指令队列缓存器指令队列缓存器功能：功能：用来用来暂时存放暂时存放
6、从存储器中取出的指令。从存储器中取出的指令。 指令队列采用指令队列采用FIFO（First Input First Output，先先进先出进先出）的管理方式，允许预取）的管理方式，允许预取6字节字节的指令代码的指令代码（8088为为4字节）。字节）。 总线控制逻辑总线控制逻辑功能：功能：用于产生存储器读用于产生存储器读/写、写、I/O读读/写控制信号。写控制信号。补补 充充 知知 识识指令队列缓存器的工作原理：指令队列缓存器的工作原理： 取指时，取来的指令存入队列缓冲器，缓冲器中有一条指令，取指时，取来的指令存入队列缓冲器，缓冲器中有一条指令，EU就开始执行。就开始执行。 指令队列缓冲器中只
7、要有指令队列缓冲器中只要有2个（个（8088为为1个）字节个）字节“空空”时，时，BIU便自动执行取指操作填满缓冲寄存器。便自动执行取指操作填满缓冲寄存器。 在在EU执行指令的过程中，指令需要对存储器或执行指令的过程中，指令需要对存储器或I/O设备进行设备进行数据存取时，数据存取时，BIU将在执行完现行取指令的存储器周期后，下一个将在执行完现行取指令的存储器周期后，下一个周期对指定的存储器单元或周期对指定的存储器单元或I/O设备进行存取操作，交换的数据经设备进行存取操作，交换的数据经BIU由由EU进行处理。进行处理。 当当EU执行完执行完转移转移、调用调用和和返回指令返回指令时，则要时，则要清
8、除清除指令队列缓指令队列缓冲器，并要求冲器，并要求BIU从新的地址重新开始取指令，新取的第一条指令从新的地址重新开始取指令，新取的第一条指令将直接送到将直接送到EU去执行，随后取来的指令填入指令队列。去执行，随后取来的指令填入指令队列。80888088的指令执行过程的指令执行过程返回返回2.1 8086/8088CPU结构结构 2.1.2 8086/8088寄存器结构寄存器结构 寄存器可以用来存放运算过程中所需要的操作数寄存器可以用来存放运算过程中所需要的操作数地址、操作数及中间结果。地址、操作数及中间结果。 8086微处理器内部包含有微处理器内部包含有4组组16位寄存器位寄存器，它们分，它们
9、分别是通用寄存器组、段寄存器、指针和变址寄存器、别是通用寄存器组、段寄存器、指针和变址寄存器、指令指针寄存器和标志位寄存器指令指针寄存器和标志位寄存器 ，如图，如图2-2所示。所示。 图图2-2 8086/8088 寄存器结构寄存器结构(a) 通用寄存器组通用寄存器组(c) 指针和变址寄存器指针和变址寄存器(b) 段寄存器段寄存器(d) 指令指针和标志位寄存器组指令指针和标志位寄存器组015代码段寄存器代码段寄存器数据段寄存器数据段寄存器堆栈段寄存器堆栈段寄存器附加段寄存器附加段寄存器CSDSSSESAHALBHBLCHCLDHDLAXBXCXDX81507累加器累加器基址寄存器基址寄存器计数
10、寄存器计数寄存器数据寄存器数据寄存器SPBPDISI015堆栈指针寄存器堆栈指针寄存器基址指针寄存器基址指针寄存器目的变址寄存器目的变址寄存器源变址寄存器源变址寄存器015IPFLAGS指令指针寄存器指令指针寄存器标志位寄存器标志位寄存器16位位标志寄存器，用来存放运算结果的特征。其标志寄存器，用来存放运算结果的特征。其中中7位没有定义，其余位没有定义，其余9位分成两类：位分成两类：状态标志状态标志：表示运算后结果的状态特征它影响后：表示运算后结果的状态特征它影响后面的操作，有面的操作，有6位：位：CF、PF、AF、ZF、SF和和OF。控制标志控制标志，用来控制，用来控制CPU操作，有操作，有
11、3个：个：TF、IF和和DF。具体格式如图具体格式如图2-3。 标志寄存器标志寄存器FLAGS1511109876420/OFDFIFTFSFZF/AF/PF/CF图图2-3 FLAGS寄存器寄存器 状态标志位：状态标志位：用来反映用来反映EU执行算术或逻辑运算以后的执行算术或逻辑运算以后的 结果特征。结果特征。 CF：进位标志：进位标志 CF=1表示指令执行结果在最高位产生了一个进位或借位；表示指令执行结果在最高位产生了一个进位或借位； CF=0表示无进位或借位产生。表示无进位或借位产生。 AF：辅助进位标志（又叫半进位标志）：辅助进位标志（又叫半进位标志） AF=1表示字节操作时，结果的低
12、表示字节操作时，结果的低4位产生了一个进位或借位；位产生了一个进位或借位； AF=0表示无进位或借位产生。表示无进位或借位产生。 OF：溢出标志：溢出标志 OF=1表示带符号数在进行算术运算时产生了算术溢出；表示带符号数在进行算术运算时产生了算术溢出； OF=0表示无溢出。表示无溢出。SF：符号标志。：符号标志。SF=1表示运算结果为表示运算结果为 负数；负数；SF=0表示运算结果不为负数。表示运算结果不为负数。PF：奇偶标志：奇偶标志 。 PF=1表示字节操作时，指令执行结果中有偶数个表示字节操作时，指令执行结果中有偶数个1； PF=0表示指令执行结果中有奇数个表示指令执行结果中有奇数个1。
13、ZF：零标志：零标志 。 ZF=1表示运算结果为零；表示运算结果为零； ZF=0表示运算结果不为零。表示运算结果不为零。 控制标志位：控制标志位：用来控制用来控制CPU的操作，它由程序设置或由的操作，它由程序设置或由程序清除。程序清除。DF：方向标志。：方向标志。用来控制数据串操作指令的地址步进方向。用来控制数据串操作指令的地址步进方向。DF=1表示数据串指令将以地址的递减顺序对数据串数据进行处理；表示数据串指令将以地址的递减顺序对数据串数据进行处理；DF=0表示数据串指令将以地址的递增顺序对数据串数据进行处理。表示数据串指令将以地址的递增顺序对数据串数据进行处理。 。IF：中断允许标志：中断
14、允许标志 。IF=1表示表示8086CPU开中断；开中断；IF=0表示表示8086CPU关中断。关中断。TF：陷阱标志或单步操作标志：陷阱标志或单步操作标志 。TF=1表示表示8086CPU处于单步工作方式；处于单步工作方式；TF=0表示表示8086CPU正常执行程序。正常执行程序。2.1 8086/8088CPU结构结构 2.1.3 8086/8088存储器与存储器与I/O组织组织 I/O内存地址分段及合成（略）内存地址分段及合成（略） 逻辑地址来源（理解）逻辑地址来源（理解） 8086内存的分体结构及访问方法（了解）内存的分体结构及访问方法（了解） 专用和保留的存储器单元（自学）专用和保留
15、的存储器单元（自学） 8086的的I/O组织（组织（重点重点） 逻辑地址来源逻辑地址来源 由于访问内存的操作类型不同，由于访问内存的操作类型不同，BIU所使用的逻辑地址来所使用的逻辑地址来源也不同，如表源也不同，如表2-1所示。所示。 表表2-1 逻辑地址的来源逻辑地址的来源操作类型操作类型隐含段地址隐含段地址替换段地址替换段地址偏移地址偏移地址(offset)取指令取指令CS无无IP堆栈操作堆栈操作SS无无SPBP为间址为间址SSCS, DS, ES有效地址有效地址EA存取变量存取变量DSCS,ES,SS有效地址有效地址EA源字符串源字符串DSCS,ES,SSSI目标字符串目标字符串ES无无
16、DI图图2-6 存储单元寻址示意图存储单元寻址示意图IPCSSI，DI或或BXDSSP或或BPSS代码段代码段数据段数据段堆栈段堆栈段图图2-6是段寄存器与其它寄存器组合寻址存储单元的示意图是段寄存器与其它寄存器组合寻址存储单元的示意图 8086系统中，系统中，1MB的存储空间分成两个存储体：的存储空间分成两个存储体：偶地址偶地址存储体和奇地址存储体存储体和奇地址存储体，各为，各为512KB，示意图如图，示意图如图2-7所示。对所示。对于任何一个存储体，只需要用于任何一个存储体，只需要用19位地址码位地址码A19A1就够了，最低就够了，最低地址码地址码A0用于区分当前访问哪一个存储体。用于区分
17、当前访问哪一个存储体。 当当A0=0时，表示访问偶地址存储体，偶地址存储体与数据时，表示访问偶地址存储体，偶地址存储体与数据总线低总线低8位相连，从低位相连，从低8位数据总线读位数据总线读/写一个字节。写一个字节。 当当A0=1表示访问奇地址存储体。表示访问奇地址存储体。 8086系统设置一个高位有效控制信号。系统设置一个高位有效控制信号。 与与A0相互配合使得相互配合使得CPU可以访问两个存储体中的一个可以访问两个存储体中的一个字节。字节。 8086内存的分体结构及访问方法内存的分体结构及访问方法1587000001H0000000003H0000200005H000042201=FFFFF
18、FFFFE=2202512K8位位奇地址奇地址存储体存储体(A0=1)512K8位位偶地址偶地址存储体存储体(A0=0)图图2-7 内存分体结构示意图内存分体结构示意图表表2-2 和和A0组合及操作组合及操作A0操作功能操作功能总线总线使用情况使用情况00同时访问两个存储体，从偶地址开始读同时访问两个存储体，从偶地址开始读/写一个字写一个字AD15AD001只访问奇地址存储体，读只访问奇地址存储体，读/写高字节信息写高字节信息AD15AD810只访问偶地址存储体，读只访问偶地址存储体，读/写低字节信息写低字节信息AD7AD011误操作误操作两个存储体与两个存储体与CPU总线之间的连接如图总线之
19、间的连接如图2-8所示。奇地址存储体的片所示。奇地址存储体的片选端受控于信号，偶地址存储体的片选端受控于地址线选端受控于信号，偶地址存储体的片选端受控于地址线A0。内存中存放的信息称为存储单元的内容，例如，存储单元内存中存放的信息称为存储单元的内容，例如，存储单元00100H中中的内容为的内容为34H，表示为，表示为(00100H)=34H。一个字在内存中按相邻两个字节存放，一个字在内存中按相邻两个字节存放，存入时以低位字节在低地址，存入时以低位字节在低地址，高位字节在高地址的次序存放，高位字节在高地址的次序存放，字单元的地址以低位地址表示。字单元的地址以低位地址表示。一个字可以从偶地址开始存
20、放，也可以从奇地址开始存放，一个字可以从偶地址开始存放，也可以从奇地址开始存放，8086CPU访问内存时，都是以字为单位进行的，并从偶地址开始。这种存访问内存时，都是以字为单位进行的，并从偶地址开始。这种存放方式也称作放方式也称作“对准存放对准存放”。当当CPU读读/写一个字时，如果字单元地址从偶地址开始，那么只需要写一个字时，如果字单元地址从偶地址开始，那么只需要访问一次内存；如果字单元地址从奇地址开始，那么访问一次内存；如果字单元地址从奇地址开始，那么CPU需要两次访问内需要两次访问内存，第一次取奇地址上数据存，第一次取奇地址上数据(偶地址偶地址8位数据被忽略位数据被忽略)，第二次取偶地址
21、上数，第二次取偶地址上数据据(奇地址奇地址8位数据被忽略位数据被忽略)。因此，为了加快程序运行速度，编程时要采用因此，为了加快程序运行速度，编程时要采用 “对准存放对准存放”的方式。的方式。 00000H003FFH：存放：存放中断向量表（详见中断向量表（详见2.3.2），每个中，每个中断向量占断向量占4个字节，前个字节，前2个字节存放中断处理服务程序入口的偏个字节存放中断处理服务程序入口的偏移地址，后移地址，后2个字节存放中断处理服务程序入口的段地址个字节存放中断处理服务程序入口的段地址 。因。因此此1KB区域可以存放区域可以存放256个个中断服务程序的入口地址。中断服务程序的入口地址。 B
22、0000HB0FFFH：单色显示器的视频缓冲区，存放单色：单色显示器的视频缓冲区，存放单色显示器当前屏幕显示字符所对应的显示器当前屏幕显示字符所对应的ASCII码及其属性。码及其属性。 B8000HBBFFFH：彩色显示器的视频缓冲区，存放彩色：彩色显示器的视频缓冲区，存放彩色显示器当前屏幕像素点所对应的代码显示器当前屏幕像素点所对应的代码 。 FFFF0HFFFFFH：存放一条无条件转移指令，使系统：存放一条无条件转移指令，使系统在上电或复位时，自动跳转到系统的初始化程序。这个区域被在上电或复位时，自动跳转到系统的初始化程序。这个区域被包含在系统的包含在系统的ROM范围内，在范围内，在ROM
23、中驻留着系统的基本中驻留着系统的基本I/O系系统程序，即统程序，即BIOS 。 专用和保留的存储器单元专用和保留的存储器单元 8086微处理器和外部设备之间是通过微处理器和外部设备之间是通过I/O接口电路进行联接口电路进行联系，以达到相互间传输信息的目的，每个系，以达到相互间传输信息的目的，每个I/O接口都有一个端接口都有一个端口或几个端口。口或几个端口。 端口（详见端口（详见6.1.1）：）：是指是指I/O接口电路中供接口电路中供CPU直接存直接存取访问的那些取访问的那些寄存器寄存器或某些特定电路。或某些特定电路。 端口地址：端口地址：一个一个I/O接口包括若干个端口接口包括若干个端口，如数
24、据、命，如数据、命令、状态、方式端口等，微机系统要为每个端口分配一令、状态、方式端口等，微机系统要为每个端口分配一个地址号，称为个地址号，称为端口地址端口地址。各个端口地址和存储单元地。各个端口地址和存储单元地址一样，应具有唯一性。址一样，应具有唯一性。 8086的的I/O组织组织CPUI/O设备设备译译码码数据端口数据端口状态端口状态端口控制端口控制端口DBABCB一个典型的一个典型的I/O接口（结合课本接口（结合课本P188）补补 充充 知知 识识8086微处理器用地址总线的低微处理器用地址总线的低16位作为对位作为对8位位I/O端口的寻址线，可访问的端口的寻址线，可访问的8位位I/O端口
25、有端口有65536个；两个个；两个编号相邻的编号相邻的8位端口可以组成一个位端口可以组成一个16位的端口。一个位的端口。一个8位的位的I/O设备既可以连接在数据总线的高设备既可以连接在数据总线的高8位上，也可位上，也可以连接在数据总线的低以连接在数据总线的低8位上。位上。 微机系统的微机系统的I/O端口有以下两种编址方式端口有以下两种编址方式 ： 统一编址（如单片机）。统一编址（如单片机）。 独立编址（如独立编址（如8086）。）。 8086的的I/O组织（续）组织（续）统一编址也称统一编址也称“存储器映射方式存储器映射方式”（Memory Mapped）。）。在这种编址方式下，在这种编址方式
26、下，端口和存储单元统一编址端口和存储单元统一编址，即将，即将I/O端口地端口地址置于址置于1MB的存储器空间中，在整个存储空间中划出一部分空的存储器空间中，在整个存储空间中划出一部分空间给外设端口，把它们看作存储器单元对待，见图间给外设端口，把它们看作存储器单元对待，见图2-9（a）。）。CPU访问存储器的各种寻址方式都可用于寻址端口，访访问存储器的各种寻址方式都可用于寻址端口，访问端口和访问存储器的指令在形式上完全一样。问端口和访问存储器的指令在形式上完全一样。统一编址的主要优点是无需专门的统一编址的主要优点是无需专门的I/O指令指令，对端口操作，对端口操作的指令类型多，简化了指令系统的设计
27、。不仅可以对端口进行的指令类型多，简化了指令系统的设计。不仅可以对端口进行数据传送，还可以对端口内容进行算术数据传送，还可以对端口内容进行算术/逻辑运算和移位等操作，逻辑运算和移位等操作，端口操作灵活，有比较大的编址空间。端口操作灵活，有比较大的编址空间。缺点是端口占用存储器的地址空间缺点是端口占用存储器的地址空间，使存储器容量更加紧，使存储器容量更加紧张，同时端口指令的长度增加，执行时间较长，端口地址译码张，同时端口指令的长度增加，执行时间较长，端口地址译码器较复杂。器较复杂。 统一编址统一编址独立编址也称独立编址也称“I/O映射方式映射方式”（I/O Mapped）。这种方式的）。这种方式
28、的端口单独编址构成一个端口单独编址构成一个I/O空间，不占用存储器地址空间，不占用存储器地址，故称，故称“独立编独立编址址”方式，见图方式，见图2-9（b）。）。 CPU设置了设置了专门的输入和输出指令专门的输入和输出指令（IN和和OUT）来访问端口。）来访问端口。在采用独立编址方式时，在采用独立编址方式时，CPU提供控制信号提供控制信号M/IO区别是寻址区别是寻址内存还是内存还是I/O端口。端口。8086微处理器在执行访问存储器指令时，微处理器在执行访问存储器指令时，M/IO信号为高电平，通知外部电路信号为高电平，通知外部电路CPU访问存储器，当访问存储器，当8086微处理器执微处理器执行输
29、入行输入/输出指令时，而输出指令时，而M/IO为低电平，表明为低电平，表明CPU在访问在访问I/O端口。端口。在这种方式下，端口所需的地址线较少，地址译码器较简单，在这种方式下，端口所需的地址线较少，地址译码器较简单，采用专用的采用专用的I/O指令，执行时间少，指令长度短。端口操作指令形指令，执行时间少，指令长度短。端口操作指令形式上与存储器操作指令有明显区别，式上与存储器操作指令有明显区别，优点是程序编制与阅读较清晰优点是程序编制与阅读较清晰。缺点是缺点是输入输出指令类别少，一般输入输出指令类别少，一般只能进行传送操作只能进行传送操作。 独立编址独立编址图图2-9 内存映射与内存映射与I/O
30、映射编址映射编址 (a) 统一编址；统一编址；(b) 独立编址独立编址FFFFFH00000 H内存空间内存空间供供I/O接接口使用口使用I/O空间空间I/O端口端口0I/O端口端口1I/O端口端口N64KB系统各系统各I/O端口配置地址端口配置地址（a）FFFFFH00000 H内存空间内存空间1MBI/O端口端口0I/O端口端口1I/O端口端口N64KB系统各系统各I/O端口配置地址端口配置地址（b）I/O空间空间FFFFH0000 H2.2 8086/8088CPU时序及引脚功能时序及引脚功能 2.2.1 8086 CPU 时序的概念时序的概念 时钟周期、总线周期和指令周期时钟周期、总线
31、周期和指令周期8086微处理器由外部一片微处理器由外部一片8284A时钟信号发生器提供主频时钟信号发生器提供主频5Mhz的时钟信的时钟信号，在时钟节拍的作用下，号，在时钟节拍的作用下，CPU一步一步顺序执行指令一步一步顺序执行指令 。时钟周期时钟周期（Clock Cycle）：是）：是CPU指令执行时间的刻度，用指令执行时间的刻度，用T表示时钟周表示时钟周期，由计算机主频决定。期，由计算机主频决定。总线周期总线周期（Bus Cycle）：指令执行过程中，访问存储器和访问）：指令执行过程中，访问存储器和访问I/O端口的端口的操操作都统一交给总线完成，每一次访问都称为一个总线周期。（读总线周期和写
32、总作都统一交给总线完成，每一次访问都称为一个总线周期。（读总线周期和写总线周期线周期 ）在在8086/8088 CPU中，中，每个总线周期至少包含每个总线周期至少包含4个时钟周期个时钟周期（T1T4），习），习惯上将惯上将4个时钟周期分别称为个时钟周期分别称为4个个T状态，即状态，即T1状态、状态、T2状态、状态、T3状态和状态和T4状态状态。一般情况下在总线周期的一般情况下在总线周期的T1状态传送地址，状态传送地址，T2T4状态传送数据。状态传送数据。 指令周期指令周期（Insttuction Cycle） ：CPU每条指令每条指令的执行都由取指令（的执行都由取指令（fetch）、译码（）、
33、译码（decode）执行）执行（excute）等操作组成）等操作组成 ，CPU从存储器读取并执行从存储器读取并执行一条指令的时间称为指令周期一条指令的时间称为指令周期，一个指令周期由一一个指令周期由一个或几个总线周期组成个或几个总线周期组成，不同指令的指令周期的长，不同指令的指令周期的长短是不同的。短是不同的。 时钟周期、总线周期和指令周期（续）时钟周期、总线周期和指令周期（续）地址地址T1总线周期总线周期T2缓冲缓冲数据数据T3T4T1T2T3T4总线周期总线周期地址地址缓冲缓冲数据数据图图2-10 典型的典型的8086总线周期波形总线周期波形CLK地址地址/数据数据总线总线在在T1状态状态
34、，CPU往多路复用总线上发出地址信息，以指出要寻址的存储单往多路复用总线上发出地址信息，以指出要寻址的存储单元或外设端口的地址。元或外设端口的地址。在在T2状态状态，CPU从总线上撤销地址，使总线的低从总线上撤销地址，使总线的低16位浮置成高阻状态，为位浮置成高阻状态，为传输数据作准备。传输数据作准备。在在T3状态状态，多路总线的高，多路总线的高4位继续提供状态信息，低位继续提供状态信息，低16位上出现由位上出现由CPU写写出的数据或者出的数据或者CPU从存储器或端口读入的数据。从存储器或端口读入的数据。 由于外设或存储器速度较慢，常常不能及时配合由于外设或存储器速度较慢，常常不能及时配合CP
35、U传送数据。这时，外传送数据。这时，外设或存储器会通过设或存储器会通过READY信号线在信号线在T4状态启动之前向状态启动之前向CPU发一个发一个“数据未准数据未准备好备好”信号，于是信号，于是CPU会在会在T3之后插入之后插入1个或多个附加的时钟周期个或多个附加的时钟周期Tw( Wait，等待状态等待状态)。在。在Tw状态，总线和状态，总线和T3状态的信息一样。当指定的存储器或外设完、状态的信息一样。当指定的存储器或外设完、成数据传送时，便在成数据传送时，便在READY线上发出线上发出“准备好准备好”信号，信号，CPU接收到这一信号接收到这一信号后，会自动脱离后，会自动脱离Tw状态而进入状态
36、而进入T4状态。状态。在在T4状态状态，总线周期结束。，总线周期结束。只有在只有在CPU和内存或和内存或I/O接口之间传输数据，以及填充指令队列时，接口之间传输数据，以及填充指令队列时，CPU才才执行总线周期。如果在执行总线周期。如果在1个总线周期之后，不立即执行下一个总线周期，那个总线周期之后，不立即执行下一个总线周期，那么，系统总线就处在空闲状态，此时，执行么，系统总线就处在空闲状态，此时，执行空闲周期空闲周期TI。 8086总线周期时序总线周期时序 空闲周期空闲周期只有在只有在CPU和内存或和内存或I/O接口之间传输数据时，接口之间传输数据时，CPU才执行才执行总线周期，若总线周期，若C
37、PU不执行总线周期（不进行存储器或不执行总线周期（不进行存储器或I/O操操作），则总线接口执行作），则总线接口执行空闲周期空闲周期（一系列的（一系列的TI状态状态）在这些空闲周期，在这些空闲周期，CPU在高位地址线上仍然驱动上一个机在高位地址线上仍然驱动上一个机器周期的状态信息（器周期的状态信息（S6S3） 。而数据总线上信号不同。若在上一个总线周期是写周期输而数据总线上信号不同。若在上一个总线周期是写周期输出，则在空转状态，出，则在空转状态，CPU在在AD15AD0上仍输出一个总线周期上上仍输出一个总线周期上要写的数据，直至下一个总线周期的开始。若前一个总线周期是要写的数据，直至下一个总线周
38、期的开始。若前一个总线周期是读周期，则读周期，则AD15AD0在在TI状态处于高阻状态。状态处于高阻状态。在空闲周期中，虽然在空闲周期中，虽然CPU对总线进行空操作，但是对总线进行空操作，但是CPU内内部操作仍然进行，即部操作仍然进行，即EU部件在工作。所以说，部件在工作。所以说，总线空操作是总线空操作是BIU对对EU的等待。的等待。T1 T2 T3 Tw T4 T1 T2 T3 T4 TI TI T1 T2 T3 Tw Tw T4 TI TI图图2-11 典型的典型的8086总线周期序列总线周期序列TW状态用来等待内存或状态用来等待内存或I/O接口的响应接口的响应在两个总线周期之在两个总线周
39、期之间执行空闲周期间执行空闲周期8086 CPU芯片采用芯片采用40条引脚条引脚的的双列直插式封装双列直插式封装，外部引脚，外部引脚如图如图2-12，包括，包括16条数据线（外部数据总线），条数据线（外部数据总线），20条地址线条地址线（外部地址总线），（外部地址总线），5条状态线，条状态线，17条输入条输入/输出控制线，加上输出控制线，加上控制信号，电源和地线，芯片所需的引脚比较多，由于制造工控制信号，电源和地线，芯片所需的引脚比较多，由于制造工艺的限制，部分引脚采用了艺的限制，部分引脚采用了分时复用分时复用的方式，即一条引脚有一的方式，即一条引脚有一个以上的用途。个以上的用途。 8086/
40、8088CPU有有最小和最大两种工作模式最小和最大两种工作模式，两种方式的选，两种方式的选择是由择是由硬件硬件设定的。设定的。下表说明了最小模式和最大模式特点。下表说明了最小模式和最大模式特点。 2.2 8086/8088CPU时序及引脚功能时序及引脚功能 2.2.2 8086 CPU 的工作模式的工作模式最小模式和最大模式的特点最小模式和最大模式的特点最小模式最小模式最大模式最大模式MN/接接+5VMN/接地接地构成单处理器系统构成单处理器系统构成多处理器系统构成多处理器系统系统控制信号由系统控制信号由CPU提供提供系统控制信号由总线控制器系统控制信号由总线控制器8288提供提供 2.2.3
41、 8086 CPU最小模式下的引脚定义最小模式下的引脚定义ADl5AD0 ：地址：地址/数据线（双向，三态）数据线（双向，三态）A19/S6A16/S3 ：地址：地址/状态线（双向，三态）状态线（双向，三态） NMI ：不可屏蔽中断请求信号（输入）：不可屏蔽中断请求信号（输入） ，正跳变有效，正跳变有效INTR ：可屏蔽中断请求信号（输入），高电平有效：可屏蔽中断请求信号（输入），高电平有效 CLK ：时钟信号：时钟信号 （输入）（输入） RESET（P36表表2-5）：复位信号）：复位信号 （输入）（输入） ，高电平有效，高电平有效READY ：准备就绪信号：准备就绪信号 （输入）（输入）
42、，高电平有效，高电平有效 ：测试信号（输入），低电平有效：测试信号（输入），低电平有效 ：中断响应信号（输出），低电平有效：中断响应信号（输出），低电平有效ALE :地址锁存允许信号地址锁存允许信号 （输出）（输出） ，高电平有效，高电平有效2.2 8086/8088CPU时序及引脚功能时序及引脚功能 ：数据允许信号：数据允许信号 （输出）（输出） ，低电平有效，低电平有效DT/ ：数据发送：数据发送/接收控制信号（输出）接收控制信号（输出）M/ ：内存或：内存或I/O端口控制信号端口控制信号 （输出）（输出） ：写选通信号：写选通信号 （输出）（输出） ，低电平有效，低电平有效HLDA ：总
43、线保持响应信号：总线保持响应信号 （输出）（输出） ，高电平有效，高电平有效HOLD ：总线保持请求信号：总线保持请求信号 （输入）（输入） ，高电平有效，高电平有效 ：读选通信号：读选通信号 （输出）（输出） ，低电平有效，低电平有效MN/ ：最小：最小/最大工作模式选择信号，输入最大工作模式选择信号，输入 /S7：高：高8位数据总线允许位数据总线允许/状态信号（输出）状态信号（输出） VCC（+5V）：电源端，）：电源端，GND （地）：接地端（地）：接地端 2.2.3 8086 CPU最小模式下的引脚定义（续）最小模式下的引脚定义（续）2.2 8086/8088CPU时序及引脚功能时序及
44、引脚功能 2.2.4 8086 CPU最大模式下的引脚定义（自学）最大模式下的引脚定义（自学）见课本见课本P38。2.2 8086/8088CPU时序及引脚功能时序及引脚功能8088的外部数据总线为的外部数据总线为8位，所以分时复用的地址位，所以分时复用的地址/数数据只有据只有AD7AD08位，而位，而A15A8为地址输出线为地址输出线 。8088的输入的输入/输出存储器控制信号为输出存储器控制信号为IO/，即高电，即高电平表示访问平表示访问I/O设备，低电平表示访问存储器，与设备，低电平表示访问存储器，与8086相反。相反。 8088只能进行只能进行8位数据传输，位数据传输， 信号不需要了，
45、改信号不需要了，改为为, DT/、IO/一起决定最小模式下的总线操一起决定最小模式下的总线操作周期，表作周期，表2-7（见课本（见课本P39）指出了具体的组合关系。）指出了具体的组合关系。 2.2.5 8088 的引脚与的引脚与8086的区别的区别2.2 8086/8088CPU时序及引脚功能时序及引脚功能补补 充充 知知 识识2.3 8086/8088中断系统中断系统 中断的基本概念（结合中断的基本概念（结合7.1.1） 中断是指中断是指CPU正常运行程序的过程中，正常运行程序的过程中，CPU内部或外部内部或外部的某些事件或紧急、异常情况需要及时处理，导致的某些事件或紧急、异常情况需要及时处
46、理，导致CPU暂停暂停正在执行的程序，转去执行处理该事件的程序，并在处理完正在执行的程序，转去执行处理该事件的程序，并在处理完毕返回原程序处继续执行被暂停的程序，这一过程称为毕返回原程序处继续执行被暂停的程序，这一过程称为中断中断。中断时，被打断执行的程序中下一条被暂停执行的指令所在中断时，被打断执行的程序中下一条被暂停执行的指令所在的地址称为的地址称为断点断点。2.3 8086/8088中断系统中断系统 与中断有关的基本概念（结合与中断有关的基本概念（结合7.1） 中断源中断源：能引起：能引起CPU产生程序中断的随机事件叫做中断源。中断源主要分产生程序中断的随机事件叫做中断源。中断源主要分为
47、两大类：为两大类：内部中断源内部中断源和和外部中断源外部中断源。内部中断源即中断源在微处理器内部。内部中断源即中断源在微处理器内部。外部中断源，即引起中断的原因是外部设备。外部中断源，即引起中断的原因是外部设备。 中断系统中断系统：指能够实现计算机的中断功能而配置的相关硬件、软件的集合。：指能够实现计算机的中断功能而配置的相关硬件、软件的集合。 中断类型码：中断类型码：中断系统为区别不同种类的中断源，一般采用若干位二进制中断系统为区别不同种类的中断源，一般采用若干位二进制编码进行区分。方法是为每个中断源分配一个不同的编码，称为中断类型码。编码进行区分。方法是为每个中断源分配一个不同的编码，称为
48、中断类型码。 中断处理过程中断处理过程（结合结合7.1.2）：从中断源向）：从中断源向CPU发出中断请求信号到发出中断请求信号到CPU将这一请求处理完成的过程，叫做中断处理过程。这一过程包括：将这一请求处理完成的过程，叫做中断处理过程。这一过程包括：中断请求中断请求、中断响应中断响应、中断处理中断处理和和中断返回中断返回4个步骤。个步骤。 中断优先级中断优先级：指每个中断源在接受：指每个中断源在接受CPU服务时的优先等级。服务时的优先等级。 中断嵌套中断嵌套（结合结合7.1.2）：指）：指CPU在执行低级别中断处理子程序时，有较高在执行低级别中断处理子程序时，有较高级别的中断请求产生，级别的中
49、断请求产生，CPU能够暂停执行级别低的中断处理子程序，转去处理能够暂停执行级别低的中断处理子程序，转去处理这个级别高的中断，处理完后再返回低级别的中断处理子程序继续运行。这个级别高的中断，处理完后再返回低级别的中断处理子程序继续运行。图图7-1 中断过程示意图（见课本中断过程示意图（见课本P212）图图7-4 中断嵌套示意图（见课本中断嵌套示意图（见课本P215）2.3 8086/8088中断系统中断系统 2.3.1 微机的中断类型微机的中断类型8086/8088CPU的中断类型码使用的中断类型码使用8位二进制数，范围为位二进制数，范围为0255，可以处理，可以处理256种种不同类型的中断，不
50、同类型的中断，CPU根据中断类型码来识根据中断类型码来识别不同的中断源。别不同的中断源。这这256个中断源可分为两大类：个中断源可分为两大类： 一类是外设接口的中断请求，由一类是外设接口的中断请求，由CPU的引脚引入，中的引脚引入，中断源来自断源来自CPU外部，故称外部，故称外部中断外部中断（又称（又称硬件中断硬件中断）。）。 另一类在执行指令时引起，来自另一类在执行指令时引起，来自CPU的内部，故称的内部，故称内内部中断部中断（又称（又称软件中断软件中断）。）。图图2-14 8086微机的中断来源微机的中断来源 定义：定义：外部中断是由外部中断源对外部中断是由外部中断源对CPU产生的产生的中
51、断请求。中断请求。 分类：分类：根据外部中断源是否受根据外部中断源是否受8086/8088 CPU标标志寄存器的中断允许标志位（志寄存器的中断允许标志位（IF）的影响，将中断分）的影响，将中断分为为非屏蔽中断非屏蔽中断NMI和和可屏蔽中断可屏蔽中断INTR两种。两种。 外部中断外部中断 非屏蔽中断非屏蔽中断 非屏蔽中断从引脚非屏蔽中断从引脚NMI引入，不受引入，不受CPU中断中断IF的的影响，一旦有中断请求，影响，一旦有中断请求，CPU必须响应。必须响应。 类型号为类型号为02H。 NMI中断可用来处理微机系统的紧急状态，优先中断可用来处理微机系统的紧急状态，优先级别高于可屏蔽中断。级别高于可
52、屏蔽中断。 可屏蔽中断可屏蔽中断 可屏蔽中断请求信号从引脚可屏蔽中断请求信号从引脚INTR引入，受引入，受CPU中断中断IF的影响。当的影响。当外设有中断请求外设有中断请求且且IF=1时，一般情时，一般情况下况下CPU执行完本条指令后予以响应。随后执行完本条指令后予以响应。随后CPU将执将执行两个连续的总线周期响应中断，送出两个中断响应行两个连续的总线周期响应中断，送出两个中断响应信号信号INTA（负脉冲）（负脉冲）。 内部中断内部中断定义：定义：内部中断是指内部中断是指CPU内部事件及执行软中断指令所产生的内部事件及执行软中断指令所产生的中断请求，与硬件无关，又称为中断请求，与硬件无关，又称
53、为软件中断软件中断。分类：分类：已定义的内部中断有已定义的内部中断有5个。个。 除法错中断除法错中断：类型号为：类型号为00H，由，由CPU自身产生。自身产生。单步中断单步中断：类型号为：类型号为01H ，由，由CPU对对TF的测试产生。的测试产生。断点中断断点中断：类型号为：类型号为03H，执行，执行INT 3指令或设置断点产生。指令或设置断点产生。 溢出中断（溢出中断（结合课本结合课本P112）：类型号为：类型号为04H ，当，当OF=1（带（带符号数运算）时产生。符号数运算）时产生。指令中断（软中断，指令中断（软中断，结合课本结合课本P111 ） ：执行：执行INT n指令产生。指令产生
54、。 中断由中断由CPU内部引起，中断类型码的获得与外部无关，内部引起，中断类型码的获得与外部无关，CPU不需要执行中断响应周期去获得中断类型码，不需要执行中断响应周期去获得中断类型码，中断矢量号由中断矢量号由CPU自动提供自动提供。 除单步中断外除单步中断外，内部中断无法用软件禁止内部中断无法用软件禁止，不受，不受IF的影响，的影响，即都不能通过执行即都不能通过执行CLI指令使指令使IF位清零来禁止对它们的响应。位清零来禁止对它们的响应。 除单步中断外除单步中断外，任何内部中断的优先权都比外部中断高。任何内部中断的优先权都比外部中断高。8086CPU的中断优先权由高到低顺序为：的中断优先权由高
55、到低顺序为：内部中断（除法出错中内部中断（除法出错中断、指令中断、溢出中断、断点中断）、断、指令中断、溢出中断、断点中断）、NMI中断、中断、INTR中断和中断和单步中断单步中断。 内部中断没有随机性内部中断没有随机性，这一点与调用子程序非常相似。，这一点与调用子程序非常相似。 小结小结 软件中断的特点（软件中断的特点（P41） 2.3.2 微机的中断向量表微机的中断向量表 8086/8088 CPU 是采用向量中断的方式来处理对可屏蔽中断的响应。是采用向量中断的方式来处理对可屏蔽中断的响应。 向量中断是指连接外部中断源的接口电路向向量中断是指连接外部中断源的接口电路向CPU提供中断类型号，提
56、供中断类型号，CPU根根据类型号确定中断服务程序入口地址信息的中断方式，也称为矢量中断据类型号确定中断服务程序入口地址信息的中断方式，也称为矢量中断 。 中断向量中断向量：实际上就是中断服务程序的：实际上就是中断服务程序的入口地址入口地址。每个中断向量为。每个中断向量为4个字个字节，两个高字节用于存放中断服务程序的节，两个高字节用于存放中断服务程序的段地址段地址，两个低字节用于存放中断服务，两个低字节用于存放中断服务程序的程序的偏移量偏移量 。 中断向量表中断向量表：存放中断向量的存储区称为中断向量表。各中断向量在中断：存放中断向量的存储区称为中断向量表。各中断向量在中断向量表中按中断类型码从
57、向量表中按中断类型码从0到到255顺序存放顺序存放。 中断向量表地址：中断向量表地址：由中断类型号计算出相应的中断向量在表中存放的位由中断类型号计算出相应的中断向量在表中存放的位置，称为中断向量表地址，或称为置，称为中断向量表地址，或称为中断向量指针中断向量指针。 中断类型号中断类型号4=中断向量指针的低地址中断向量指针的低地址（IP） 中断类型号中断类型号4+2 =中断向量指针的高地址中断向量指针的高地址（CS）2.3 8086/8088中断系统中断系统图图2-15 微机中断向量表微机中断向量表 补充例题补充例题 已知矢量表的内容如表中所示。当发生中断类型已知矢量表的内容如表中所示。当发生中
58、断类型号号0AH的中断时，问中断处理程序的入口地址是多少？的中断时，问中断处理程序的入口地址是多少？：00028H40H00029H30H0002AH23H0002BH01H：答案：答案：CS=0123H IP=3040H2.4 8086系统配置及总线操作系统配置及总线操作 2.4.1 最小模式系统配置最小模式系统配置 在最小模式系统中，除了在最小模式系统中，除了8086 CPU，内存及，内存及I/O接口芯片接口芯片外，还要加入：外，还要加入：1片片8284A时钟发生器时钟发生器；3片片8282/8283或或74LS373，作为，作为地址锁存器地址锁存器；2片片8286/8287或或74LS2
59、45，作为，作为双向数据总线收发器。双向数据总线收发器。Vcc图图2-16 8086最小模式系统配置最小模式系统配置MN/ VccCLKREADYRESETM/ 8284ACLKREADYRESETX1X2STB8282/3地址地址锁存器锁存器ALE地址地址8086 CPUAD15AD0A19A16地址地址/数据数据DT/ 16位数据总线位数据总线存储器存储器DATA8286/7数数据收发器据收发器TI/O芯片芯片DATA20位地址总线位地址总线 8284A时钟信号发生器时钟信号发生器8284A181716151413121110123456789图图2-17 8284A外部引脚（外部引脚（引
60、脚介绍见课本引脚介绍见课本P4344）VccX1X2EFIOSCRESETCSYNCPCLKRDY1READYRDY2 CLKGNDC/ FCPU与内存（或与内存（或I/O端口）进行数据交换时，端口）进行数据交换时，CPU首先要首先要送出地址信号，然后再发出控制信号及传送数据送出地址信号，然后再发出控制信号及传送数据。由于。由于8086引引脚限制，地址和数据分时复用一组总线，所以加入脚限制，地址和数据分时复用一组总线，所以加入地址锁存地址锁存器器，先锁存地址，使在读，先锁存地址，使在读/写总线周期内地址稳定。写总线周期内地址稳定。8282/8283是三态缓冲的是三态缓冲的8位数据锁存器，在最小
61、模式系统位数据锁存器，在最小模式系统中作地址锁存器用，中作地址锁存器用，20位物理地址需要用位物理地址需要用3片。片。8282的输入和输的输入和输出信号是同相的，引脚结构如图出信号是同相的，引脚结构如图2-19所示；所示； 8283的输入和输出的输入和输出信号反相信号反相 。CPU在读在读/写总线周期的写总线周期的T1状态把状态把20位地址和信号送到位地址和信号送到总线上，在地址锁存允许信号总线上，在地址锁存允许信号ALE有效时，将地址和有效时，将地址和锁存到锁存到8282/8283锁存器中，由于引脚接地，使锁存器中，由于引脚接地，使CPU输出的输出的地址码（锁存在地址码（锁存在8282中）和
62、信号稳定地输出到地址总线及中）和信号稳定地输出到地址总线及控制总线上。控制总线上。74LS373的功能与的功能与8282相同，在相同，在IBM PC/XT的系的系统板中作地址锁存器。统板中作地址锁存器。 地址锁存器地址锁存器8282/8283VccDO0DO1 DO2DO3 DO4DO5 DO6DO7STBDI0DI1DI2DI3DI4DI5 DI6DI7GND82822019181716151413121112345678910图图2-19 8282外部引脚外部引脚DI7DI0：8位数据输入；位数据输入；DO7DO0：8位数据输出。位数据输出。STB：选通信号；：选通信号；：输出允许信号。：
63、输出允许信号。STB是选通信号，是选通信号，与与CPU的地址的地址锁存允许信号锁存允许信号ALE相连，相连，当当STB端选通信号出现，端选通信号出现，8位输入数据位输入数据锁存到锁存到8个个D触发器中。触发器中。是输出允许信号，由外部输是输出允许信号，由外部输入的控制信号，当为低电平入的控制信号，当为低电平时，锁存器中的时，锁存器中的8位数据输出到位数据输出到数据（地址）总线上，当为数据（地址）总线上，当为高电平时，输出端呈高阻状态，高电平时，输出端呈高阻状态，在不带在不带DMA控制器的控制器的8086单处理单处理器系统中，信号接地。器系统中，信号接地。 补补 充充 知知 识识 74LS373
64、：片内是：片内是8个输出带三态门的个输出带三态门的D锁存锁存器。由器。由8个个D门组成，门组成，8个输入端个输入端1D8D、8个输个输出端出端1Q8Q，2个控制端个控制端 和和 G 。 74LS273和和74LS377：是带清除端：是带清除端/CLR的的8D触发器。触发器。74LS3731D2D3D4D5D6D7D8D1Q2Q3Q4Q5Q6Q7Q8QG74LS373的真值表的真值表 注注: H为高电平，为高电平，L为低电平，为低电平，Q0为原状态，为原状态，Z为高阻抗，为高阻抗，为任意值。为任意值。 74LS373锁存器主要用于锁存器主要用于锁存地址信息、数据信息。锁存地址信息、数据信息。补补
65、 充充 知知 识识使能使能G（LE）输出允许输出允许输入输入输出输出QHLLLHLHHLLQ0HZ 补补 充充 知知 识识74LS373的内部结构图的内部结构图 补补 充充 知知 识识74LS373组成的地址锁存电路组成的地址锁存电路8086CPU驱动数据的负载能力有限，当挂在数据驱动数据的负载能力有限，当挂在数据总线上的部件增加时，可以利用总线上的部件增加时，可以利用双向数据总线收发器双向数据总线收发器8286/8287来增加驱动能力。来增加驱动能力。8286/8287是三态是三态8位双向数据收发器，位双向数据收发器，8286数据输数据输入与输出同相，引脚结构如图入与输出同相，引脚结构如图2
66、-20所示；所示； 8287数据输数据输入与输出反相。入与输出反相。 双向数据总线收发器双向数据总线收发器8286/828782862019181716151413121112345678910VccB0B1B2B3B4B5B6B7TA0A1A2A3A4A5A6A7GND图图2-20 8286外部引脚外部引脚A7A0：输入：输入/输出数据线；输出数据线；B7B0：输入：输入/输出数据线。输出数据线。T：控制数据传送方向；：控制数据传送方向； ：输出允许信号。：输出允许信号。 是输出允许信号，控制数据收发器的是输出允许信号，控制数据收发器的开启，当开启，当=0时，允许数据通过时，允许数据通过82
67、86，当当=1时，禁止数据通过时，禁止数据通过8286，输出呈，输出呈高阻状态。在高阻状态。在8086/8088系统中，端与系统中，端与CPU的数据允许信号端相连，控制的数据允许信号端相连，控制CPU与内存或与内存或I/O端口允许或禁止进行数端口允许或禁止进行数据交换。据交换。 T信号控制数据传送方向，当信号控制数据传送方向，当T=1时，时，8位位数据从数据从A7A0传送到传送到B7B0，当，当T=0时，时，8位数据反向传送，从位数据反向传送，从B7B0传送到传送到A7A0。T端与端与CPU的数据发送的数据发送/接收信号端接收信号端DT/相连，控制相连，控制8位数据是从位数据是从CPU向内存或
68、向内存或I/O端口写入，还是数据由内存或端口写入，还是数据由内存或I/O端口向端口向CPU读出。读出。表表2-8 与与T的功能的功能T传送方向传送方向00Bi Ai （外部（外部CPU）01Ai Bi（CPU外部）外部）10高阻状态高阻状态11高阻状态高阻状态 补补 充充 知知 识识74LS245组成的数据收发电路组成的数据收发电路 2.4.2 最小模式下的总线操作最小模式下的总线操作读总线周期读总线周期写总线周期写总线周期2.4 8086系统配置及总线操作系统配置及总线操作图2-21 8086最小模式读总线时序图2-21 8086最小模式读总线时序图2-21 8086最小模式读总线时序图2-
69、21 8086最小模式读总线时序 8086最小模式总线读操作时序最小模式总线读操作时序补补 充充 知知 识识图2-22 8086最小模式写总线时序图2-22 8086最小模式写总线时序8086最小模式总线写操作时序最小模式总线写操作时序补补 充充 知知 识识小结小结8086最小模式读总线周期和写总线周期的比较最小模式读总线周期和写总线周期的比较 在在T1状态，状态，DT/信号为高电平，表示本总线周期为写信号为高电平，表示本总线周期为写周期；周期； DT/信号为低电平，表示本总线周期为读周期。信号为低电平，表示本总线周期为读周期。 在在T2状态，地址信号发出后，状态，地址信号发出后，CPU立即向
70、地址立即向地址/数据总线数据总线AD15AD0发出数据（写周期），数据信号保持到发出数据（写周期），数据信号保持到T4状态的中状态的中间，使内存或外设一旦准备好即可从数据总线取走数据。间，使内存或外设一旦准备好即可从数据总线取走数据。 写信号为，读信号为写信号为，读信号为 ，在，在T2状态有效，维持状态有效，维持到到T4状态，选通内存或状态，选通内存或I/O端口的写入或读出。端口的写入或读出。 2.4.3 最大模式系统配置（自学）最大模式系统配置（自学）见课本见课本P48。2.4 8086系统配置及总线操作系统配置及总线操作 2.4.4 最大模式下的总线操作（自学）最大模式下的总线操作（自学）见课本见课本P50。2.4 8086系统配置及总线操作系统配置及总线操作2.5 32位微处理器编程结构简介位微处理器编程结构简介 2.5.1 工作模式工作模式 2.5.2 80x86/Pentium的寄存器组织的寄存器组织 2.5.3 保护模式下的存储器寻址保护模式下的存储器寻址自学自学
