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1、第五章8088的总线、总线周期和时序第一节总线基本概念总线是一组信号线的集合连接计算机系统各功能部件：芯片内部各部件主板上各芯片微机系统各板卡微机系统之间传送的信息：地址信息、数据信息和控制信息总线结构的优点：简化系统结构，减少模块间连线；便于系统功能的扩充或性能更新；主板和接口板只要按照总线标准设计，就具有互换性和通用性，便于大批量生产。1总线标准：1物理特性：根数、排列方式、插头插座形状2功能特性：引脚功能3电气特性：线上信号传输方向、有效电平范围4定时特性：线上信号的时间有效性（时序）总线分类：从功能上分：数据、地址、控制从层次上分：片内片系统： PC（XT）、ISA（AT）、EISA、
2、PCI外（通信）：标准并口和串口、USB、IDE、SCSI234第二节第二节8086的引脚功能的引脚功能 5 引脚功能引脚功能：两种模式功能相同的引脚：两种模式功能相同的引脚：1 1AD0一AD7：地址/数据复用线（输入/输出、三态）响应中断或DMA时高阻2.A8A15：地址线（输入/输出、三态）3Al6/S3Al9/S6：地址/状态复用线(输出、三态)S6=0，表示80868088CPU当前与总线相连。S5=IF的状态。S4和S3状态的组合指出当前正使用哪个段寄存器64RD（Read）：读信号（输出、三态）5READY：准备就绪（输入），存储器或IO端口输入给CPU的状态READY=1：内存
3、或IO设备已做好输入输出数据的准备工作READY0：存储器或IO设备工作速度慢，没有准备好数据，则CPU在T3和T4之间自动插入一个或几个等待状态Tw来延长总线周期，直到检测到READY为高电平后，才使CPU退出等待状态。是用来使CPU和慢速存储器或IO设备之间实现速度匹配的信号。6.TEST（Test）：测试信号（输入）7INTR（InterruptReguest）：可屏蔽中断申请信号（输入），电平触发8NMI（NOMaskableInterrupt）：不可屏蔽中断申请信号（输人），边沿触发9.RESET：复位信号（输入） 要求RESET信号的有效高电平至少要保持4个以上的时钟周期。710C
4、LK(Clock)：主时钟信号（输入）占空比为1/3。它由时钟发生器8284产生，为477MHz。11MN/MX(minimumMaximumModeControl)：最小最大模式控制信号（输入），直接接地或5V。12GND，VCC8最小模式下的引脚最小模式下的引脚：1M/IO(MemoryInputandoutput)：存储器IO操作选择信号（输出，三态）2WR：写信号(三态、输出)3INTA(InterruptAcknowledge)：中断响应信号(输出、三态)在整个中断响应周期内CPU要发出两个连续的INTA负脉冲，第二个负脉冲产生并被外设接口收到后，外设接口可以向数据总线上送中断类型码
5、。4ALE(AddresslatchEnable)：地址锁存允许信号(输出)在T1状态，ALE输出有效高电平，以表示当前在地址数据复用总线上输出的是地址信息，利用它的下降沿将地址锁存。5DT/R(DataTransmit/Receive)：数据发送/接收控制信号(输出、三态)控制外部数据总线缓冲器（8286）的数据流向。DT/R=1：CPU输出(写)数据到存储器或IO端口；DT/R=0：CPU从存储器或IO端口读取(输入)数据时6DEN(DataEnable)：数据总线允许信号(输出、三态)激活数据总线缓冲器，8286/8287的输出允许信号。97HOLD（HOLDRequest）：总线保持请
6、求信号(输入)其他总线主模块，如DMA控制器要求使用系统总线的申请信号。8HLDA(HoldAcknowledge)：总线保持响应信号(输出)主CPU对HOLD的响应信号。9SS0(systemstatusoutput）：系统状态信号10最大模式下的引脚：最大模式下的引脚：1S2，Sl，S0(BusCyclesStatus)：总线周期状态信号(输出、三态)112RQGTl，RQGT0（RequestGrant）：总线请求信号（输入）/总线请求允许信号（输出）3LOCK总线封锁信号（输出、三态）LOCK=0：此时CPU不允许其他总线主控模块占用总线。4QSl，QS0（1nstructionQue
7、ueStatus）：指令队列状态信号（输出）12最小工作模式（最小组态）最大工作模式（最大组态）MNMx=1MNMx=0系统所连存储器或外设数量较少系统所连存储器或外设数量较多，要求较强驱动能力所有的总线控制信号都由CPU 由总线控制器8288产生直接产生地址信号通过地址锁存器8282构成同左数据信号直接由CPU产生或数据信号通过总线收发器8286供给通过总线收发器8286供给开销小，成本低138282（8BIT数据锁存器）8286（8BIT双向数据缓冲器）8288（总线控制器）8284（时钟发生器）8289：总线仲裁器141516第三节第三节 80868088CPU的总线周期的总线周期1时钟
8、周期：时钟周期：时钟脉冲的重复周期，时钟信号CLK由8284产生。2总线周期总线周期：CPU通过片总线对存储器或IO端口进行一次读写操作的过程。3指令周期指令周期：CPU执行一条指令的时间。包括取指、译码和执行一个指令周期包含若干个总线周期组成一个总线周期=若干个时钟周期组成（4T以上）一个基本总线周期=4个时钟周期（T状态）4等待周期等待周期TW：当存储器或IO设备速度慢，不能在T3之前准备好数据或接收数据，则CPU进行数据的读写时，在T3和T4间增加一个或几个等待状态。与READY信号有关。5空闲周期空闲周期：指BIU空闲。1718第四节第四节 典型时序典型时序基本的总线周期：存储器读/写
9、周期I/O端口读/写周期中断响应周期基本操作：启动和复位操作 总线保持或总线请求操作等19202118284向CPU提供的时钟频率为28088CPU复位时，至少应维持个T状态，复位后执行程序的起始地址为38088CPU执行ADDBX，AX，需个总线周期48088的总线周期至少由个T状态构成5在8088的延长总线周期中，在之后插入TW78088CPU与低速外设或存储器进行数据交换时，要用到信号线。8.ALE引脚的作用：9.8088执行OUTDX，AL时，寄存器的内容送到地址总线上，寄存器的内容送到数据总线上，M/IO=，WR=，RD=，DT/R=。10.9.执行MOVBX,DI时，寄存器的内容送到地址总线上，数据总线上的数据给寄存器，M/IO=，WR=，RD=，DT/R=。11.108288的作用是（）A地址锁存器B.数据收发器C.时钟信号发生器D.总线控制器11RS-232是一个（）标准A片内总线B.片总线C.串行通信总线 D.系统总线12在8088最小组态下，可选择的必要芯片有（）A8282B.8284C.8286D.8288E.82894.77MHZ44FFFF0H4T3READY地址锁存允许，将地址信号锁入锁存器，解决地址数据线分离问题DXAL00111100DCABCDIBX22
