第11章DSPBuider设计规则000002

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1、第第1111章章 DSP Builder DSP Builder设计规则设计规则 第第11章章 DSP Builder设计规则设计规则 11.1 位宽设计规则位宽设计规则 11.2 频率设计规则频率设计规则 11.3 DSP Builder设计的取名规则设计的取名规则 11.4 定点数据下标说明定点数据下标说明 11.5 在在SBF中二进制小数点的位置中二进制小数点的位置 11.6 GoTo和和From模块的支持特性模块的支持特性 徐胺肮淆葬圃珐例欲饶矫涸挽魁仆靡脑牙噶络佃醚勘骗挎蘸谴盘铺拇异辽第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第11

2、11章章 DSP Builder DSP Builder设计规则设计规则 11.1 位宽设计规则位宽设计规则 在设计中，必须根据具体情况规定输入和输出数据口的位宽，即源端口与目标端口的数据位宽。一旦确定了输入端的数据位宽，SignalCompiler就会通过各中间模块把数据位宽从源端口向目标端口传递。在一定条件下，设计者也可以对所通过的各模块中的数据位宽作一定的设定。例如，在第三章中介绍的调幅设计中 ， Sinln和 SinDelay模 块 的 位 宽 是 16， 所 以SignalCompiler就自动将这16位宽的数据类型赋予了中间模块Delay。袱拜骇我尿怪益翟构软拼站澳翔压永鸡济恩咏啄

3、武贮琼见仲港誉炽沈弧朔第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 应该注意，每一个DSP Builder模块都有自身的设计规则。在每一模块的使用说明中都包含了其位宽增长的规则。DSP Builder具有双位字类型，这种类型能支持的最大数据位宽是51位。如果希望位宽超过51位，则必须将数据总线分成多套，每套都不超过51位。如11-1所示的是一个60位加法器设计系统，分成了两个30位总线。遵鬼岭烤拷询链剑消馏缓点毒菏虎包桃艇丸恳戚辊襄鹏口部祈浙斡色披泵第11章DSPBu

4、ider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图图11-1 两套总线方式的两套总线方式的60位硬件加法器位硬件加法器获瞒霉唬趋嫁卜允文侧这吏牵汲春字锐洒很阔渐蛙幕室瘸蒋勇磷林教蜘跃第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 11.2 频率设计规则频率设计规则 11.2.1 单时钟设计规则单时钟设计规则 如果一项设计中不包含来自Rate Change库的锁相环

5、模块PLL，则在Simulink设计转换成硬件系统的过程中，DSP Builder将使用同步设计规则，即在设计系统中的所有DSP Builder时序模块，如Delay模块，都以单一时钟的上升沿同步工作，这个时钟频率即为整个系统的采样频率。 糟背叁董助锦蛛拷娟趋责谈沥勉机抖等屉固咱贝幅坝容筏嘲宁卡半巫耐癣第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 然而需要注意的是，对于这些同步时序的模块，其时钟引脚都不会直接显示在Simulink设计图上，但当SignalCompil

6、er将设计系统转化为VHDL文件时，才自动地把时序模块的时钟引脚都连在一起，并与系统的单一时钟相接。 汐斡池掺欲鱼书辊里墓引坍避鲜炭凑颈吊惟瀑壮辉翅蓝乞多重俄扣乃馅氛第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 但是，如果设计者希望在Simulink图上显示相关的信号端，并能直接控制这些信号端口，可以在DSP Builder时序模块的参数控制对话框中打开“Use Control Inputs”参数表来实现。 为了保持Simulink设计域至VHDL域的设置时钟周期的精

7、确性，必须将“Solver”选项设定在“Fixed-step”和“discrete”状态上，并设模式为“Single Tasking”(如图11-2所示)。伊较衫悼忽惠吮绷刚宇瞪汝袄漠乾新板绥进榷宛坤佳吹漂狗兔郎椭眉旋彤第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图图11-2 仿真延时参数设置仿真延时参数设置戴甥眉凹蛰辰罢孪讣粕又绒己伴辆篱垂张赢突爹哗华辣除骋谰涸积纱环衍第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第

8、1111章章 DSP Builder DSP Builder设计规则设计规则 仅从Simulink仿真的观点来看，所有的DSP Builder模块，包括时序模块，都有一固有的采样频率，这个频率值可以通过I/O口，从源模块传送到目标模块，也可以从源模块的输出脚向目标模块的输入脚传送。如果某一DSP Builder模块没有输入端口(如Increment或Pattern模块)，这种传送机制是无法进行的。所以，对于这些情况，必须在模块参数表中设定时钟信号的周期。具体步骤如下： 咕歌骚颧偶机挥镜绎侍刽娟芭呆挠遵侈饮暂牛尽撰本鸿壬绞婆苛秩畏皱脾第11章DSPBuider设计规则000002第11章DSPB

9、uider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 (1) 用鼠标右键击该模块；(2) 选中弹出菜单中的“Block Parameters”项；(3) 在“S-Function”栏键入所希望的时钟周期(默认为1)；(4) 点击“OK”，保存所设数据，并关闭之。如果某一模块具有来自多个模块的不同频率的时钟驱动，则此模块(目标模块)将在Simulink仿真文件中采用其中最高频率的时钟。图11-3是一项Single Clock Delay的Simulink设计图。慌役饲级惠扯愿吴戳酣氛姐盒拔咏草咙休螺炒船恩槐零失篡挛焰伯颈李烬第11章DSP

10、Buider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图图11-3 Single Clock Delay设计图设计图鞘哮联刮骇支壳括布徐啡符胆墙乎霞伪金垦徽衍灸蔫捷突船籽习喉狭镍该第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 也有许多其它方式可用来规定源模块的工作频率。如图11-4所示，可以使用Sample time编辑窗来设置正弦波模块的工作频率。亨坏痴擞肮衷岔

11、僚往讫相欢堪侵往蝉俐达卢票侵存品词酒戎痉曝喀仰脂笑第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图11-4 正弦波模块参数设置 抚掸腾在酒康普虱帛咐轿挪姥虑贿柑桅男搐丸摸伏崖鳖棱翼晕体批刹缎姐第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 在图11-3的设计中，使用的是单一时钟，这里DSP Builder没有使用PLL模块，所以所有的DSP B

12、uilder模块的采样周期都是相同的，并且，如果已打开了仿真参数中的采样时间色彩显示控制，则这些模块都以相同颜色显示。在此图中(仿真设计文件为SingleClock delay.mdl)，Sine Wave a 和Sine Wave b模块的时间值都设定在le-6，即1000 ns。 如果使用SignalCompiler将此项设计转换成RTL硬件电路描述，其设计报告将包括诸如位宽、仿真采样时钟周期值，以及可能的出错信息等(如图11-5所示)。 拂卵悲保朗蚜恢溅密柏衅呕届庄空三饰哮匝瞎暑劳赡龙蓉艘面躁景贩厄神第11章DSPBuider设计规则000002第11章DSPBuider设计规则0000

13、02第第1111章章 DSP Builder DSP Builder设计规则设计规则 图图11-5 仿真报告仿真报告疡隧锨饵宴札拽甥劲澎舀明恰奇皆稠吩申粟洞龄绥痒辖牡爷拣足捐龟仪杉第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图11-6是此项设计的RTL电路图，是由LeonardoSpectrum综合器输出的。由图可见，时序模块Delay a和Delay b由单一clock提供时钟。湿惺硫虹牙经梨尺阜斧锁美启励颗劲撑充戳愚肢箭埋杰手期芬孺忍佑铝咎第11章DSPBuid

14、er设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图图11-6 示例示例Single Clock Delay的的RTL电路图电路图桌并誓膨局吨认意抨红墟姓狭崔铝汾宛艾锌只便观兢船浅总持煞畔咕乎愧第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 11.2.2 多时钟设计多时钟设计 如果设计系统中包含了来自Rate change库中的锁相环模块PLL，DSP Builder模

15、块就将根据PLL输出时钟组中的某一时钟的上升沿来工作。图11-7是一个多时钟Delay设计系统实例，该例含多时钟支持电路。 对于含有PLL的系统，DSP Builder 将Simulink中PLL模块映射到硬件器件中的PLL核，即在设计模块中使用PLL的条件是目标器件中必须含PLL核。支持PLL模块设计的目标器件系列有：Stratix系列(支持6个输出时钟)和Cyclone系列(支持6个输出时钟)。菊嘘苗拥旋汐贸锋过补疽疟搁蔷尺碍欢喉咐绅奸要弦屠夹臣询署拜卿蹲诞第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder

16、DSP Builder设计规则设计规则 图11-7的设计显示的是PLL模块的配置情况。其中PLL输出时钟pllclock1设定为1000ns，而pllclock2设定为100ns，这可由多种方法来设置。图中数据路径A工作在pllclock1上，而数据路径B工作在pllclock2上。据此，可以在Sample Time编辑窗中设置pllclock1和pllclock2，分别为le-6和le-7(图11-8)。洲泄漳孽酱肿噬窟案白卿画魄现析隋射淡滔盔妆折辅坟滚迢窃聘踞艘蛆瞪第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Buil

17、der DSP Builder设计规则设计规则 图图11-7 多时钟设计系统多时钟设计系统亩争还忠咬绕芜瘴赋拣戈氮遏息序饯毖袋蹈积毡毖瞻箩未寂冉告筹锨铭威第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图11-8 PLL设置 讨竟弃近永婴蛙二扩嘿弃厘幻咏卖摸隶夏写挫依没啦八穗芭谁灵盾殖菠蘑第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 DSP B

18、uilder将系统转化为RTL电路后，将产生一个报告文件，该报告将列出系统中所有DSP Builder模块的数据位宽和仿真采样时钟周期。在多时钟设计系统的DSP Builder编译中，如果发现模块仿真时钟周期与PLL的输出时钟周期不符，将在报告中给出警告。 图11-9是LeonardoSpectroum综合器产生的此设计系统的RTL电路，从中可以看出Delay a和Delay b模块分别工作在两个PLL输出时钟上，其中clock是PLL的参考时钟。 氧轻殃烦炙投颅吉臼揉营伎龋赴棍惋盐裂强弱褥栏看饥俭眼李垫呛岔疲芝第11章DSPBuider设计规则000002第11章DSPBuider设计规则0

19、00002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图图11-9 多时钟设计系统的多时钟设计系统的RTL电路电路迢魁隧磨唁波甩涨坛颐超馈俱岳红阶涯盼锌叫倦厢违灿睫陈敦重闷升影希第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 11.2.3 使用使用PLL的高级特性的高级特性 要想使用PLL的高级特性，可以通过对DSP Builder模块的设置来实现，这些设置支持对PLL分频与倍频因子的设定。此外如果希望改变PLL时钟信号的其它特性，

20、如相移，占空比等，都可以编辑SignalCompiler产生的pll.vhd文件，从而在VHDL的顶层设计中对PLL作必要的修改。疚菇氖桥衣谆藉咕逝字听栏历叭塘却拌己乡磅测庙沁虹毒叫烦脚猖又帘艘第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 11.3 DSP Builder设计的取名规则设计的取名规则 DSP Builder模块的命名必须遵循VHDL的命名规则。以下的一些规则是必须遵循的： (1) 必须注意大小写的一致性，但模块名的大小写不一致是没有关系的，例如实体名M

21、ydesign与MYDESIGN是相同的。 (2) 不要使用VHDL的关键词来命名DSP Builder模块。碗恢傈啮京拧馁设烁号矮表柳缝沂卖胞察锯讲猩旦士油粳硬越能挝迪毋兵第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 (3) 注意不要使用非法文字，特别是VHDL的实体名只能包含QZ，09，以及下划线(_)。 (4) 模块名的起始文字必须是字母az，因为VHDL的实体名是不允许以英语字母以外的任何字符作为首字符的。 (5) 不允许连续使用两个下划线“_”，因为这在VH

22、DL中是非法的。 (6) 模块文件名中的空格将在SignalCompiler的编译中被忽略掉。奢籽棚傀渊秦柱但卞骆苹走潦滨起廓看拢嚼昭腕侯网暑舰隶航玖始穿邢璃第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 此外，SignalCompiler对于每一个DSP Builder的HDL子系统模块产生一个单独的VHDL文件，而这些文件都有独立的实体和结构体。DSP Builder产生的VHDL文件中的实体名位置具有全局性，所以，所有的子系统名必须是唯一的。饰烽铆香嚣邹隘盅洗普棵

23、雪勋兢桂谈鲁陡汪匠告嚎监较钾钾泽式色悦舞蛮第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 11.4 定点数据下标说明定点数据下标说明 在将Simulink文件向VHDL文件转化中，对数据的定点标注的说明可见表11-1所述。规鬼板萧颐睫囱媳悟梯努阶酿融铸撂航痴烈秘猩驼泞番芥囚鳖廓擂话窗贼第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 表11-1 数

24、据下标说明数值类型说 明下 标Simulink向VHDL的映射结果SBF有符号二进制小数L.R，其中：L表示二进制小数点左侧数的位数，左侧最高位是符号位；R是小数点右侧数的位数Simulink SBF数据类型信号 AL.R对 应 VHDL的STD_LOGIC_VECTOR (L+R-1 DOWNTO 0)则宽恋头楷血块毙饰欢吭浪育惦箍萝酿舌赡双傲镊捉梯汝妮俞媚柳允产哎第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 有符号二进制数有符号二进制整数L，是有符号总线的位数，左

25、边最高位是符号位Simulink有符号二进制信号 AL对 应 VHDL的STD_LOGIC_ VECTOR (L-1DOWNTO 0)无符号二进制数无符号二进制整数L，是无符号总线的位数Simulink无符号信号AL对应 VHDL的 STD_LOGIC_ VECTOR (L-1 DOWNTO 0)单个二进制位取值1或0的整数1Simulink单一位信号对应VHDL的STD_LOGIC蚀钦得踊习袱毙弥幌诽杨晤焦光鹿宝教洪童母缘忆绿靳侣吨斡革妈蛤当岩第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Buil

26、der设计规则设计规则 图11-10是几种下标情况对应的不同数据类型的数据比较，其中有8位有符号二进制小数、有符号二进制数，以及无符号二进制数的示例。窗酥广鞋左期证倔曰供惩豁股箭蛰翠坷墙祥嚏钮秋众仪览竹斟赁域巾匡独第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图11-10 数据格式比较 扬杠隶朝莆匹邮眼契勤烁线御瘤刘锯夜碍婪致轨凰杜紊便何赫勺苍脱炔锑第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP B

27、uilder DSP Builder设计规则设计规则 11.5 在在SBF中二进制小数点的位置中二进制小数点的位置 对于硬件设计，Simulink信号必须转化成与硬件结构相对应的总线格式，所以Simulink的浮点值必须转换成定点值并能在目标硬件中实现。这种转换是硬件实现的关键步骤，因为需要硬件来表示定点值的位数以及小数点的位置不但会影响构成硬件系统的资源利用率，还影响系统的特性。雕粉零妇斩爵掷醚二愉审辆墒绸乃挺迟季腐袄鸣牛锋蠕驳桔件备莉座擅形第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Build

28、er设计规则设计规则 一般较大的位数(宽位总线)能产生更好的硬件特性，即定点值与浮点值基本相同，但却会耗用更多的硬件资源。作为一个设计者来说，他的基本任务就是在好的资源利用率和良好的系统性能间找到可接受的折衷方案。而DSP Builder正是在同一设计环境中既能使用定点信号又能使用浮点信号进行仿真，从而缩短了系统设计周期。媒忻氨弧籽光角大崖匣传惟僻恿丁态郸鹏崭挑岳设卫浴潍逗且磕其嚣机妖第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 AltBus模块将双精度类型的浮点Si

29、mulink信号转变成定点信号。即定点信号是以以下的有符号的二进制小数SBF的方式表示的：位数.表示小数点以左包括符号位的总的位宽数。.位数表示小数点以右的位宽数。在VHDL中，信号是以STD_LOGIC_VECTOR表达的。例如，4位二进制数1101可以表达为：Simulink：作为有符号整数可以解释为-3(补码)；血坪叶兆甚鹃摸蕉掉钎咽刨税蕉麻赛幂赃无狄蹲揉囤又恐吓倦灯泣倾愉刁第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 VHDL：作为有符号STD_LOGIC_V

30、ECTOR数据类型也被解释为-3，但如果改变此数小数点的位置，即为在小数点的左边和右边都有两位，则此数的含义是： Simulink：表示有符号-0.75； VHDL：仍表示-3。慌获策孪桅庸序困婚洋状肉醚搓采墒骆侩剑娩醇山泽轻埔连痈缨呜驹凄量第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 从系统级分析的观点来看，一个数乘以-0.75与乘以-3是截然不同的，尤其是乘积发生的位宽变化。在这两种情况中，前者导致乘法器的输出总线在MSB上发生增长 ，而后者在LSB上发生增长。

31、事实上，在这两种情况中，二进制数值是完全相同的， 然而小数点的位置影响了仿真器对结果的表达。因此，对于一个复杂的系统，设计者必须根据信号的应用范围判定小数点的位置。朗效密透韩厢蔷馅杖挂孜瞥丫版竖度揖犹惭各媳诣麓锰墟拳瞒仅于赴取强第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 11.6 GoTo和和From模块的支持特性模块的支持特性 DSP Builder支持来自基本Simulink库的GoTo和From模块，这两种模块的主要用途是用于大的扇出信号，以便使得电路图的表述

32、更清晰。DSP Builder支持Tag Visibilty = local模式的GoTo和From模块。图11-11是一个GoTo和From模块的应用的例子。GoTo模块(coef1、coef2、coef3、coef4)分别对应于From模块(coef1、coef2、coef3、coef4)，它们都连在乘积模块上。致押量湃附皖熟蛙言狰剑著作撬护浑怯蝎康蔽凡援沸龚迂涧草左旷惶桐挡第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图11-11 GoTo和From模块使用示例

33、谤腑鬃黑乃童搭臀脱柒潭铁鹏臀照潍叉蹈猾澈藉欺燥姓峨偷氖藐负仟娱墅第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 11.7 MegaCore功能块支持特性 从用户的角度来看，Simulink中的硬件IP核就是离散模块库的元件。DSP Builder使用Altera的MegaWizard Plug-In Manager技术配置Simulink中的IP。MegaWizard Plug-In Manager是独立的图形用户接口(GUI)，把静态参数传递给HDL设计流程中的复杂I

34、P。这项用于控制加密IP的技术已扩展到把参数传递给C+模型。僳趁讼岗澜军霜变脖蒋杏勤郝薄毗空藏约退疫黔系残传跪般裂蛋蔽蠢鲁成第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 Simulink仿真引擎是基于状态的。Simulink通过S函数回调模式支持C+模型。每个离散模块的每个状态都包含一组模式。仿真器在初始化后输出结果，并在寄存器更新事件期间调度这项函数。 一个VHDL IP模型包含一个说明静态参数类似于位宽或结构类型的通用部分，一个说明输入和输出信号端口部分，而另一个

35、描述功能的结构部分。把C+模型转换为VHDL模型即能根据仿真器的状态正确地映射这些部分。造冤风棕歼漆团盆锅芜轴丛羚焊接改泵己牵韵悠篱账垒章骋寥碌四缮缅婚第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 Altera的MegaCore功能块已在Altera器件中作了严格的测试以及功能与资源的优化。所有的MegaCore功能块都可以通过Quartus中的MegaWizard Plug-In Manager进行全部功能参数的设置。MegaCore功能块支持Altera的免费IP

36、核的评估特性，即可允许用户根据购买的license，改变功能块的功能与时序特性，即：虏赡澈范盎现涣恰桔箭拎舟渊谴肯鞍窜艰啸凄夫暖婶绽宪绸澜诫耿漫它研第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 为了保护IP产权，在Simulink中将模型展开作为编译的动态连接库。在VHDL中，IP加密是基于Altera的OpenCoreR或OpenCorePlus评估工具。OpenCore评估功能让用户利用Quaruts II软件免费测试IP核。 OpenCorePlus评估功则能支

37、持免费的硬件评估，是增强了的OpenCore功能。该功能允许用户生成时间受限的包含Altera MegaCore功能的设计编程文件。用户可以使用这些文件，在确定购买MegaCore功能许可证之前进行板级设计验证，即OpenCore评估特性允许用户使用QuartusII免费测试IP核，但却不能形成下载文件到硬件中去实测。 黑螺憋坊曹凶奠注蹈羚堪挽佳年侵壮雹樱良基令详溺缮笔疑农传逸窖记讼第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 OpenCore Plus评估特性强化了

38、OpenCore的评估特性，它支持免费的硬件评估。这一特性允许用户得到一个限时的对硬件的编程文件。有了这些包含了MegaCore的下载文件，就可以在决定购买IP核license之前进行硬件板级的功能测试。韶骗扎丘治贾钧颊萤萎讨戍蚤峨株桑导调沸抹摇忙嫌亡介啥试惜遮巩想影第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 有了这两种评估功能的应用，当用户对IP核的功能和性能的测试完成后，即可购买license进入产品生产阶段。DSP Builder支持各种不同的DSP IP核，

39、如FIR核、Reed-Solomon核，IIR核等。如果希望使用基于DSP Builder的 IP核 ， 可 以 从 Altera的 网 页 IPmegastore上下载DSP核，并将其下载到自己的PC机。当重新打开MATLAB后，DSP Builder就会自动检测到装 入 的 新 核 ， 并 将 其 加 入 到 “Simulink Library Browser”。 应该注意的是，下载以前应先从IP核产品网页上了解一下有关该核是否可用于基于DSP Builder的设计，因为有的IP核无法适用于DSP Builder的设计。一哩信久青汇迟睹备帘灯咀抹自幻户淳赶尺锄篮升骇捉买丛戒彼则奇侩炒第1

40、1章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 11.8 层次化设计层次化设计 在Simulink软件中有子系统结构，所以DSP Builder支持层次化设计。在设计中，可以通过将AltBus模块与Simulink的输入/输出模块相连接，来定义每一层次的衔接边界。SignalCompiler模块在VHDL设计文件中保留这些层次结构的信息，而每一层次的.mdl文件都被转变为一个单独的VHDL文件(一个元件)。 图11-12显示了一个层次化设计结构，该设计文件fir3tap.m

41、dl使用了两个FIR滤波器。看顷肋耗断误文际尺慈烘推荤嵌沉期渡千麓噪擎筐寨擞偏慑枢洲贸棉偿活第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图11-12 层次化设计示例瞻炭戏拄涂醒倔颅播数祟障鸣呛毯淘抡蚤履慰佃卓沂回兔趣考椽勾佯殊吠第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 11.9 黑盒子化黑盒子化 设计者可以将自己的VHDL代码加入到Si

42、mulink设计中，并规定SignalCompiler把哪一个子系统模块转化成VHDL文件。这个过程就称为黑盒子化。在这个过程中，通过将AltBus Node Type设置成Black Box Input Output在Black Box Input Output模式中来使用 AltBus模块。如在图11-13中，当处理子系统Sub Sysfem 1时，SignalCompiler使用了在VHDL设计中的一个黑盒子来代替Sub Sysfem 1。如图11-13所示为建立黑盒子作参数设置。群察轴枢涣养沿嗓漱帕蔬栋另聘碰适茄拓课搔锁亭虏很祈愤讹喧初井等蹬第11章DSPBuider设计规则00000

43、2第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 图图11-13 黑盒子设置黑盒子设置势究谣拾就涉窄谈器虽獭虹剃梦次院下茎养窝叮尖阀胞番堑腿蔬蒂醛瓢斌第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 事实上，IP核也是一个黑盒子，也可以作为一个黑盒子来处理。如果要将一个已经定制完成的VHDL设计实体加入到DSP Builder设计系统中，可以按照以下的步骤来完成： (1) 在HDL文件中定义一

44、个可定制的实体(如使用Generic类属映射语句)。 (2) 即使在原设计中已经使用了同步复位和时钟信号，也必须在该实体中定义同步清0和时钟输入信号。这两个输入信号必须与目标器件的全局时钟引脚和全局同步清0引脚相接。如果实体本不需要时钟或全局同步清0脚，也应当定义这些输入信号，只是不要连接实行。拍种芜累蛋漆套栖我件鱼怕算苑坚铸浊奠刺敢厅沧引衷饼饯姚纂屹应捅继第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 (3) 建立一个.mdl文件并把以上HDL文件存在同一目录中。 (

45、4) 在.mdl文件中加入一个Sub Sysfem模块，取名应与定制的HDL实体名相同。 (5) 设定此.mdl文件的Sub Sysfem模块的输入/输出的名称与以上定制的HDL实体中的端口名一致，只是不必为Sub Sysfem模块设定时钟和同步清0输入脚。钢袒凌偶缄击生勉兔房谨带两昭钱嫌寿炯亨春陇泰桅扶窗济坐椿玛循孝瘫第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 (6) 在Sub Sysfem模块中，将所有的输入/输出脚与具有“Black Box Input Out

46、put”类型的AltBus模块连接。 (7) 在Sub Sysfem模块中，可以使用任何可能的库，如Simulink库、DSP Builder库和Blockset库等。足亥拼璃瑚揖袱杜触狼腥凄茅严瑶率加常席锦透触挫踩墒伴冉咀纷莆均构第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 11.10 将将DSP Builder设计方式用在外部设计方式用在外部RTL设计设计 DSP Builder设计方式不仅限于Mablab/Simulink的设计方案中，它还可以以其它的方式用于R

47、TL的设计，如Quartus中。当使DSP Builder设计用于这些领域中时，需要高速顶层设计的设置以支持DSP Builder的设计，其中包括： 律总窄曲萄俗夹凄叭移肘癣费训丘烹梆青衅孟咬博汝横棒满差婚屈萌荒抉第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002第第1111章章 DSP Builder DSP Builder设计规则设计规则 Quartus编译设置； 工程设置(包括所有的DSP Builder VHDL文件)； 库路径设置。对于具有DSP Builder子系统的顶层设计，Quartus工程必须包含DSP Builder必须设计的所有Quartus编译设置。 Tcl脚本描述dsp Builder design-quartus.tcl 包含DSP Builder设计的Quartu编译设置。尊扑贼役彰捧涉狼汞糕恐坛祁仇鸳竿坛村疙维憋扳黄雕屁懂哆氯堵萤孝舔第11章DSPBuider设计规则000002第11章DSPBuider设计规则000002