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1、BICMOS 工艺常用器件 BICMOS 工艺即是将 Bipolar 工艺与 CMOS 工艺相结合的一种综合工艺， 它具有双极工艺高跨导、强负载驱动能力和 CMOS 器件高集成度、低功耗的优点。一般 BICMOS 工艺还可以分为两类：一是以CMOS 工艺为基础的 BICMOS 工艺，包括 P 阱 BICMOS 和 N 阱 BICMOS 两种工艺；另一类是以标准双极工艺为基础的 BICMOS 工艺，其中包括 P 阱 BICMOS 和双阱 BICMOS。影响 BICMOS 器件性能的主要是双极部分，因此以双极工艺为基础的 BICMOS 工艺用的较多。下面简要介绍以双极工艺为基础的双阱 BICMOS
2、 工艺的器件结构。 一、 MOS 管 如图（1）以双极工艺为基础的双阱 BICMOS 工艺下的 MOS 管结构：P 沟器件做在 N 阱中，N 沟器件做在 P 阱中。该工艺采用 PN 结对通隔离技术，有 N及 P双埋层结构，并采用薄外延层来实现器件的高截止频率和窄隔离宽度。 其中 NMOS 管的源漏与 NPN 管的发射区和横向 PNP 管及纵向 PNP管的基区接触扩散同时进行。PMOS 管的源漏区扩散与 NPN 的基区扩散，横向 PNP 管的集电区、发射区扩散，纵向 PNP 管的发射区扩散同时完成。MOS 管的工作原理与 CMOS 工艺下的管子一样。 图（1） 二、 三极管 （1） NPN 管
3、NPN 晶体管是双极集成电路中的基本器件，如图（2）以 N 外延层为集电区，Basep 为基区，在 Basep 中做一重掺杂的 N+为发射区。 由其剖面图可见， NPN 存在寄生的 PNP， 但是这个寄生的 PNP不是在任何情况下都起作用。在模拟电路中，由于 NPN 管一般都处于截止或正向工作区，VBC-NPN0，所以寄生 PNP 的发射结是反偏的，因为 VBE-PNP=VBC-NPN0，寄生 PNP 将处于正向工作区，这将使相当大的一股反向 NPN 管的“发射极电流”变成无用电流流入衬底。所以在数字电路中要注意减小寄生 PNP 效应。 一般工艺上通过掺金工艺和埋层工艺来减小寄生 PNP 正向
4、运用时的共基极短路电流增益 aSF。 从而减小寄生 PNP 管的影响，增加有用电流的比值。 图（2） 在实际的双极工艺中，除了寄生三极管外，还有无源寄生效应如串联电阻、寄生电容等，这些都将不可避免的影响到的电路的性能，下面做简要介绍，以便将来在版图设计过程中适当减小这些寄生效应。作为 VNPN 管存在三种寄生电阻：发射极串联电阻，集电极串联电阻，基区电阻。首先，发射区电阻由发射区体电阻和发射区接触电阻组成，一般发射区做成方形其长宽比相当小，所以电阻可忽略。接触电阻由发射区接触孔面积和硅与发射极金属的欧姆接触系数决定，所以小电流情况下，发射极的串联电阻是很小的可以忽略。第二是集电极串联电阻，相对
5、来说比较大，在工艺上可以通过加埋层和深 N集电极接触扩散方法来减小；在版图设计时，可以采用双集电极或马蹄型集电极图形来减小，但此方法会增大寄生电容。第三，基区电阻主要由外基区（发射区扩散边缘到基极接触孔边缘） 、基区（发射区扩散层下面的那部分基区）电阻和基极接触电阻。在版图设计上用双基极条或梳状电极以减小基区电阻。NPN 管中的寄生电容主要有 PN 结的势垒电容和扩散电容。 （2） LPNP 管 集成电路的模拟电路中常用到 PNP 管，如运放的输入极、输出极的有源负载等。一般情况下由于要与 NPN 管的制造工艺兼容，所以作出的 PNP 管的 小，fT低，临界电流小。如图（3）是双极双阱工艺下的
6、横向 PNP 管 ，此三极管也存在寄生的 VPNP，解决办法是，一、版图设计时减少发射极面积与周长比， 一般使用窄条形发射极。 而下图的版图设计采用圆形发射区的设计，是为了减小表面复合的影响和获得均匀的表面横向基区宽度。而集电区设计成包围发射区的形式，是为使集电区尽可能多的收集到从发射区侧向注入的空穴。二、在工艺上采用增大结深及采用埋层工艺等办法。 图（3） （3） VPNP LPNP 的 、fT、ICr（临界电流）都小，只能用于小电流的情况，而衬底 PNP，即 VPNP 则可以用于大电流。但在 CMOS 工艺介绍时说过，衬底 PNP 的应用有局限性，因为其集电区是电路的公用衬底，必须接低电位
7、。如图（4）所示。衬底 PNP 管还存在较大的集电极串联电阻和集电结电容。所以一般将集电极接触窗口放在与之靠近的隔离槽上，这样可以避免但集电极电流较大时在衬底产生大压降，导致电路的其他地方的衬底外延变成正偏而破坏电路的正常工作。 图（4） 为了扩展 VPNP 的应用，在双极双埋层工艺下可以制作自由集电极 VPNP，如图（5）所示，它共进行三次 P 型杂质的扩散：P-BL 下隔离扩散；P+上隔离扩散，并作为深 P+集电极；P 型发射区扩散。由于在外延及上隔离的过程中 P-BL 埋层分上推距离大于 N+-BL 上推的距离，于是在 P 发射区下形成 P 型集电区。此结构的缺点如下： （1） 有效基区
8、由外延层厚度、结深和埋层上推距离决定，所以控制精度较差。 （2） 工艺步骤多。 （3） 版图尺寸大，影响成品率。 图（5） 三、 电阻 除了 CMOS 中介绍的四种电阻外，在双极工艺下还会有以下两种电阻：BASE P 电阻和 RI 电阻（离子注入电阻） 。如图（2） ，BP 电阻直接做于外延上，两端进行 P扩散，以获得欧姆接触，作为电阻的引出端。电阻体从 P+扩散的边缘到边缘。其薄层电阻在 200600 欧/方，BP电阻的缺点是，其阻值受基区的影响。 RI 电阻是在外延层上注入硼离子形成电阻区， 在电阻区的两端进行 P 扩散做为电阻的引出端。其薄层电阻 0.120K 欧/方，是电阻中精确度较高的一类电阻（可以达到 10） ，常做高精度要求的高阻。其温度系数 TCR 与退火条件及 RS有关，可以控制，通常可以达到 10-4以下。缺点是注入的结深较小（0.10.8vum ）,注入层的厚度受耗尽层的影响较大，导致压差大时会由于结深浅而被击穿。
