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1、设计优化10设计的技巧常用设计技巧1.流水线操作流水线操作2.乒乓操作乒乓操作3.串并转换串并转换4.数据接口同步数据接口同步10设计的技巧1.流水流水线流水线操作：过程图示step2step1step3step4step2step1step2step1step3step2step1step3step4step2step1step3step4时间10设计的技巧流水流水线设计流水流水线设计是指将是指将组合合逻辑延延时路径系路径系统地分割，地分割，并在各个部分并在各个部分(分分级)之之间插入寄存器插入寄存器暂存中存中间数据数据的方法。的方法。时钟的最小周期定的最小周期定义（Xilinx模型）模型）
2、TCLK=TCKO+TLOGIC+TNET+TSETUP-TCLK_SKEW时钟的最小周期定的最小周期定义（Xilinx模型）模型）TCLK=TCKO+TLOGIC+TNET+TSETUP-TCLK_SKEWTCLK: 最小时钟周期最小时钟周期TCKO：时钟输出时间时钟输出时间TLOGIC：同步元件同步元件(如如D触发器触发器)之间的组合逻辑时间之间的组合逻辑时间TNET：网线延时网线延时TSETUP：同步元件的建立时间同步元件的建立时间TCLK_SKEW： TCLK_SKEW = TCD2-TCD1 时钟信号延时的差别时钟信号延时的差别时钟偏斜时钟偏斜：在系统内不同元：在系统内不同元件处检测
3、到的时钟同一跳变沿件处检测到的时钟同一跳变沿所需的时间差异。所需的时间差异。建立建立时间(Tsetup time) & 保持保持时间(Thold time)建立建立时间(Tsu)是指在触是指在触发器的器的时钟有效沿到来以前有效沿到来以前,数据数据稳定不定不变的的时间。 保持保持时间(Th)是指在触是指在触发器的器的时钟有效沿到来以后有效沿到来以后,数据数据稳定不定不变的的时间。时钟的最小周期定的最小周期定义（Altera模型）模型）速度速度：设计在芯片上稳定运行所达到的最高频率。：设计在芯片上稳定运行所达到的最高频率。总结流水流水线缩短了在一个短了在一个时钟周期内信号通周期内信号通过的的组合合
4、逻辑电路路延延时路径路径长度，从而提高度，从而提高时钟频率。率。对于同步于同步电路，其速度就是指同步路，其速度就是指同步电路路时钟的的频率，同步率，同步时钟愈快，愈快，电路路处理数据的理数据的时间间隔越短，隔越短，电路在路在单位位时间内内处理的数据量就愈大，即理的数据量就愈大，即电路的吞吐量就越大，理路的吞吐量就越大，理论而言，采用流水而言，采用流水线技技术能能够提高同步提高同步电路的运行速度。路的运行速度。例：以例：以8位全加器位全加器为例，比例，比较非流水非流水线设计与流水与流水线设计在在处理速度与理速度与资源消耗上的区源消耗上的区别。非流水非流水线方式方式实现的的8 8位全加器位全加器m
5、odule adder8(cout,sum,ina,inb,cin,clk);output 7:0 sum;output cout;input 7:0 ina,inb;input cin,clk;reg 7:0 tempa,tempb,sum;reg cout,tempc;always (posedge clk)begin tempa=ina; tempb=inb; tempc=cin; /输输入入数数据据暂存暂存endalways (posedge clk)begin cout,sum=tempa+tempb+tempc; endendmodule8 8位加法器的四位加法器的四级流水流水线实
6、现8 8位加法器的四位加法器的四级流水流水线实现module pipeline(cout,sum,ina,inb,cin,clk);output7:0 sum;output cout;input7:0 ina,inb;input cin,clk;reg7:0 tempa,tempb,sum;reg cout;reg tempci;reg firstco; reg1:0 firsts; reg5:0 firsta, firstb;reg secondco;reg3:0 seconds,seconda, secondb ;reg thirdco;reg5:0 thirds;reg1:0 third
7、a,thirdb;/输入数据入数据缓存存always (posedge clk)begin tempa=ina; tempb=inb; tempci=cin; end /第一第一级加（低加（低2位）位）always (posedge clk)begin firstco,firsts=tempa1:0+tempb1:0+tempci; firsta=tempa7:2; firstb=tempb7:2; /未参加未参加计算算的数据的数据缓存存end/第二第二级加（第加（第2、3位相加）位相加） always (posedge clk)begin secondco,seconds=firsta1:0
8、+firstb1:0+firstco,firsts; /两位全加器两位全加器seconda=firsta5:2; secondb=firstb5:2; /未参未参加运算的数据加运算的数据缓存存end/第三第三级加（第加（第4、5位相加）位相加） always (posedge clk)begin thirdco,thirds=seconda1:0+secondb1:0+secondco,seconds;thirda=seconda3:2; thirdb=secondb3:2; /数据数据缓存存end/第四第四级加（最高两位相加）加（最高两位相加）always (posedge clk)begi
9、n cout,sum并行 面面积换取速度取速度通通过逻辑复制提高数据吞吐率复制提高数据吞吐率并行串行速度速度换取面取面积Peter关于成功关于成功设计的十大原的十大原则1.所有状所有状态机机输出出应该有寄存器有寄存器(registered)2.使用寄存器使用寄存器(register)，不使用，不使用锁存器（存器（latch）3.状状态输入、包括复位信号入、包括复位信号应该使用同步使用同步设计4.路径路径时间越短，越短，问题越少越少5.时钟偏斜（偏斜（skew）应该尽量小尽量小6.对于不同于不同时钟域的信号域的信号传递应该引起极大注意，引起极大注意，应该同步同步这些信号。些信号。7.状状态机中机中应无无“死死”状状态产生生8.不不应该存在未知的异步存在未知的异步逻辑反反馈电路路9.所有解所有解码逻辑应该精心精心设计，避免异步，避免异步逻辑产生生10.不不应该依依赖于仿真器，有于仿真器，有时仿真正确，但仿真正确，但设计却很糟。却很糟。
