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1、梯那劈犀映寄雀嘴信乡歼峨哈潦舒西浮戴什购坤植棱亥另格柴工缅对帕炉前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻網路安全處理器及相關前瞻網路安全處理器及相關SOC設計設計與測試技術研發與測試技術研發分項計畫B以網路安全處理器為應用之SOC設計平台的系統整合、 晶片規畫與合成之自動化技術之研發Jenq-Kuen LeeTing-Ting Hwang疗囤掸奋笛交他吭团梆碰衣唯柳扳艇琼汀呸悦茸淘您揭桔协劫纫澎靴晒仁前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发計畫目標計畫目標l整合清大積體電路設計技
2、術研發中心(DTC)的SOC設計技術與研發人力研究開發一個前瞻網路安全處理器架構、設計平台 、與晶片原型研究開發相關的 SOC 設計、自動合成、系統整合、偵錯、驗證、與測試的先進技術所開發的各項相關技術將可應用於其他 SOC的設計、驗證、與測試並加強其優異性，有助於先進SOC產品之開發契合矽導國家型計畫目標丸烘诀抓找最见剔荣色巢训咱标阂惧贺姿熏了硼伸拱凿奏四碾空栅彦映星前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发計畫架構計畫架構豆儒址行恫欠牛租叹杏瑶柑干旗汇评倍升瞥玩硬咐腑磅博爸抗漂伯挠刷柑前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻
3、网路安全处理器及相关SOC设计与测试技术研发分項計畫分項計畫B-主持人經歷主持人經歷主持人現職專長及經歷李政崑清華大學資訊工程教授兼副系主任l專長: CompilerslICPP Most Original Paper Award, 1997l指導博士班學生榮獲1999年中華民國資訊協會最佳博士論文佳作奬l教育部產學合作奬(89學年度)吳中浩清華大學資訊工程教授l專長: 設計自動化、大型積體電路之設計方法l美國加州大學 IRVINE 分校博士l多篇IEEE and ACM transactions 著作l訪問學人在Quickturn Desifn Systems Inc.,1995-1996黃
4、婷婷清華大學資訊工程教授l專長: Low power design, synthesis, and FPGA designl賓州州立大學資訊系博士l國科會計畫-單晶片系統之邏輯合成技術研究 (88/07-91/08 )張世杰清華大學資訊工程教授l專長: VLSI design, VLSI design automationl Ph.D:University of California at Santa Barbara l國科會計畫-連結佈局與佈局後的邏輯/實體共同合成與優化 黃柏鈞清華大學電機系助理教授 l專長:類比積體電路,通訊積體電路 l國立中央大學電機工程研究所博士l聯發科技線路設計部副
5、理l獲得多項美國專利在積體電路領域镇昨谱坪寝犀乍且夜坞掐惕特脱辖笨魔窝松逝陇怠浪顾蛋缔奶兵斗耕薛眉前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发分項計畫分項計畫B綜覽綜覽茁安句茬希弦擅波嚎嵌栽仓狙桩他驴丑看摄生裹帮蹈佛悍渔枪巧忌酗亡差前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发分項計畫分項計畫B架構架構忍润绩咽悄接毅焦炯口放肖鳖臼广破棚葵崖郸坚伯迪彩御怯梭炊首严唐铬前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发子項計畫子項計畫1: 網路安全處理
6、器系統整合與網路安全處理器系統整合與晶片規劃技術之研發晶片規劃技術之研發 第一年度計畫以IP為中心之系統整合流程IP/核心元件之再使用與整合技術第二年度計畫快速雛形系統軟硬體共同模擬/共同驗證技術第三年度計畫混合同步非同步時序的系統架構以及其介面電路設計以IP/核心元件為主之低功率系統架構計畫年度產出物技術指標扑羚醉琳誊苞诺连江铀蹭皖机哟噪缚员亨猩胰欣柄很萤邹觅辟务腾粒址述前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发子項計畫子項計畫2: 網路安全處理器的低功率之合成、指網路安全處理器的低功率之合成、指令管理與編譯器之設計令管理與編譯器之設計第
7、一年度計畫多重IP 模擬器 多重IP 模擬器/ 週期精確性, 功能性與指令集強度Toolkits 第二年度計畫網路安全處理器之編譯器密碼函數庫 針對網路處理器效能最佳化以及Industrial Strength 的編譯器 標準密碼函數庫之建立，並利用網路安全處理器之功能來作效能的最佳化第三年度計畫Low-Power Compilers含Voltage-Scheduling考量 / Low-Power Compilers / Energy Reduction Compilers計畫年度產出物技術指標类甭珠荐禾舒岁七察傅慧豢狼殖嘴抡爽抛扔档控街眨幅标职笆褥库沼鞋杖前瞻网路安全处理器及相关SOC设计
8、与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发子項計畫子項計畫3: 網路安全處理器電路雜訊分網路安全處理器電路雜訊分析與消除析與消除 自動產生Multi-level Dynamic PLA Layout 於TSMC 0.18u 製程。對於總計劃中網路安全處理器控制單元，延遲將較Standard Cell Design Style 快15%高效率多階層可程式邏輯陣列的自動佈局產生器第三年度計畫能計算出電路最差狀況的電壓降 並修改Power Line Size 使得電壓降的影響能減輕動態電路的電壓降 (IR Drop) 分析與合成工具第二年度計畫受交互雜訊影響的乘積排線總數，能降低
9、至原有的受影響的90% 減輕交互雜訊(Cross Talk)的影響的軟體工具 第一年度計畫技術指標產出物計畫年度癌苍哈惭漱砚诲科埂党壹欧腻扶荣扛述岂周甩趟模趋妮接柬宙配澎毖席驭前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发子項計畫子項計畫4: 網路安全處理器之低功率高網路安全處理器之低功率高效能可變電壓技術效能可變電壓技術第一年度計畫低功率高效能可變電壓產生器評估 低功率高效能可變電壓產生器評估報告 第二年度計畫低功率高效能可變電壓產生器1.5V3.6V,8095% Efficiency200mA Max Load系統分析與電路架構 第三年度計
10、畫低功率高效能可變電壓產生器1.5V3.6V,8095% Efficiency200mA Max Load硬體製作及驗證 計畫年度產出物技術指標亲泵费邻缉萌涎勺冈千回祸撅及遣赫潘愧耶马粹皿含眨短环丘巍辑傲腹爆前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发 分項計畫分項計畫B: B: RoadMap網路安全處理器的低網路安全處理器的低功率之合成、指令管功率之合成、指令管理與編譯器之設計理與編譯器之設計 網路安全處理器電路網路安全處理器電路雜訊分析與消除雜訊分析與消除 網路安全處理器網路安全處理器之低功率高效能之低功率高效能可變電壓技術可變電壓技術
11、 第一年第一年2002第二年第二年2003第三年第三年2004網路安全處理器平台網路安全處理器平台之系統整合與晶片規之系統整合與晶片規劃技術之研發劃技術之研發 IP核心元件再使用之方法與流程 以高階系統規格為主之合成流程的設計與建構 Multiple-IP模擬器研發 密碼處理器之硬體架構和指令設計的效能評估 暫存器配置之低功率議題研究 分析交互雜訊效應的電路模型 分析交互雜訊對於不同型態的動態可程式邏輯陣的列效應使用乘積行項和輸出入的重新排序來減輕橫跨影響效應 針對網路安全處理器的特殊系統加以分析，並訂定此可變電壓產生器的規格制定與系統分析 快速雛形系統的設計與建構 軟硬體共同模擬/共同驗證方
12、法與流程之建構 網路安全處理器之編譯器加密演算法函數庫之建立 多重電壓排程之低功率議題研究 分析佈局後的潛在電壓降 針對電壓降所需的電路模型 同步電流切換的分析 產生電壓降問題的測試樣本 針對前一年度可變電壓產生器的分析結果進行電路設計及硬體製作的研究 以全面同步局部非同步為主的低功率系統架構之研發 混合同步非同步時序系統之介面電路設計及系統架構之合成工具 低功率之編譯器設計 可變電壓之排程多階可程式輯輯陣列的架構設計 多階可程式輯輯陣列的分割工具 使用Skill語言來完成自動佈局產生器 針對可變電壓產生器的電路硬體加以量測及驗證,並利用所得之數據評估此項可變電壓技術的效能 续驻寄立毒晃洁栽西
13、偶储剔摊几妮谨茂汲芒狄淖柯擒育驶天姻响噶及脖眯前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发分項計畫分項計畫B-人力配置暨預算分配人力配置暨預算分配l子項計畫一：吳中浩教授2博2碩l子項計畫二：李政崑教授2博5碩 黃婷婷教授l子項計畫三：張世杰教授2博2碩l子項計畫四：黃柏鈞教授 2博2碩l博士後研究1單位：仟元瞎腆概哀罗国肪秧亡绕屹忘返洛畜兔趾喂固贱如枢窟降郑煎蚀票腻恕曰嘿前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Research Progress (-Aug. 1, 2002)阅幸盔帚研
14、铀铜见旦菩误虾基辅舅敏笋彬衡爸蹄擞泳登油批洒郡且股腕九前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发System Development Kits For SOC/IPSimulator EnvironmentRetargetable Compilers and SDK KitsHardware descriptionlanguageFast System Software Prototyping芹翁币嘿季佛潜硕凝丙棋舱甭莽侗理宝戌弘涤超佐恭概倪酪遍务懦拎辈廉前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测
15、试技术研发An Example for Simulators and Development Kits for SOC/IPJava Processor IPBluetooth IP剥误乘怂猖膝犯魁须肤栽鸿隆烘伦杨净捧鸥忌熄盂蠢崖蹈萨颂绿獭扩符滋前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Embedded SOC Design Methodology Trend?lrapidly exploring and evaluating different architectural and memory configurationslusing a
16、 cycle-accurate simulator and retargetable optimizing compiler to achieve the goal of meeting system-level performance, power, and cost objectivesShrinking time-to-market cyclesHardwareSoftware design in parallel 饵琐滔林描答兽森饿堑嘱掉效酚训鬼称炉渗赊啸瞒聚笑净蘸鹃姆鸯侈减凸前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Archite
17、ctural Description LanguagelADL is a language designed to specify architecture templates for SOCslFeatures that need to be considered:Natural and concise specificationGenerality in specificationFormal Model of specificationAutomatic toolkit generationlADL should capture all aspects of SOC design, in
18、cluding ASIC and I/O interfaces募胃废梅基厉碌懦含吩积戮佣拣妖仅汲捆艺因锈灼举馅乎坎坛钟咽钧遁考前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Benefits of ADLlPerform (formal) verification and consistency checkinglModify easily the target architecture and memory organization for design space explorationlDrive automatically the bac
19、kend toolkit generation from a single specificationlAdapt fast prototype of HDL-based high level synthesis by translation from ADL刃群型笺咕唾祝栈零蛆钳藩跪溉扶税烩序孜须漆涨旅澎猫耐菜耸佳冰乎牧前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发DSE: Design Space ExplorationlThe availability of a variety of processor cores, IP librari
20、es (DSP, VLIW, SS/RISC, ASIP), and memory IP libraries (Cache, Buffer, SRAM, DRAM) presents a large exploration space for the choice of a base processor architecture.茸技辅鉴雨决戈沈记元慷达琢仆买培顿萧哺侨县坪酬褂冶蕊灼峙绿火棚陇前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Optimizations with Specification in ADLlTiming model i
21、nformation ( instruction execution cycles, memory access cycles) directs compiler optimizations in speed.lPower model information ( function unit and memory storage operation power consumption) directs compiler optimizations in low power consumption. lResource model and operation behavior model (pip
22、eline information, data path constraints, ) provide detail compiler optimization issues in instruction selection, resource allocation, scheduling.光污卒效行茧曙蔚耽燃光随汕镭昼御涤迸壁篇驹巴嘲洼台萄拱显阿子酱川前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发ORISAL Features (On-Going Work)lAn ADL being developed by our R & D effort
23、s.lSimulator should be able to be generated directly from the specifications.lPower model gives the possibility of compiler optimizations in low power consumption and power estimations with simulators.扰诗忻酚孪遭说赏书芋蹦帖臀竣三伟六忆蜜崖颖叉供谊垦又蕉狈算揪庄酝前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Research ProgressPo
24、wer Managements at OS layerlMinimize power consumptions while meet the deadline of real-time taskslTo be extended to work with 黃柏鈞教授 on voltage scaling circuits at IP levels.仰涌耻抬抽仲称煞踊艾英邹饲替惮瑞誓绷冠找味俄盈怎描瞒忽鬼詹舍渣扎前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Intel SpeedStep TechnologylTwo performance mod
25、eMaximum performance modeBattery optimized performance modelReal-time dynamic switching between the two performance modes without resetting the system丢珍窘坠就具冶显庙古梳氰刀捆追汝即孰赋挪伪脐胖昼咯藩陀惶谋黔峪华前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Problem SpecificationslFixed Voltage: Average Power (AP) = 1WlShutdown
26、 Mechanism: AP = 0.6WlVariable Voltage Scheduling: AP = 0.36WTaskArrivalDeadlineCyclesA065B5155shutdown5V5V3V51015155邑据摹郊沪任挫钢哼属残遍圆氦惹硷犹扎缚古熙堰造姐症掖呵甭咆塘图黍前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Scheduling Algorithm1. Assume there are n periodic tasks to be scheduled.2. Sort deadlines in ascending
27、 order, namely T1, T2, ., Tn. And put them in a list, called reservation list.Repeat 3-6 when the reservation list is not empty3. Remove the first task, Ti, from the list.4. Compute slack time of both low and high voltage schedule, i.e. STL and STH.5. Compute CTL(Ti) and CTH(Ti).6. Schedule TiCTL(Ti
28、) STL, schedule Ti with low voltage if possible.STL CTL(Ti) STH, call decision algorithm.CTL(Ti) STH, CTH(Ti) STH, schedule Ti with high voltage if possible. CTH(Ti) STH, call exception (real-time failures).烷绒雍均粱蛋四熏阎弛弄仆林儡若释果辕丰嗅树锡惑拾唾陌甫嫁腑咕忆皆前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发 Decision Alg
29、orithmslReservation List withRL-FFS (First-come First-serve Scheduling)RL-PTV (Predefined Threshold Value)RL-ACT (Average Computation Time)lComparing the control cycles s si iRL-APC (Average Power Consumption)lComparing the switching activities iRL-AEC (Average Energy Consumption)lComparing the prod
30、uct of switching activities and control cycles i * s si iRL-WHS (Weighted Hybrid Scheme)lChose one of the above as a decision-maker by weighted voting.PTV=0.5绒珍骡辕推折钾氛愿誉肯喊珊乍滦样嵌聚怔胎肆漓瘁稼锗磊蚜董筷膊宛朔前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Simulated SystemlDual supply voltagesHigh voltage: 5V at 100MH
31、zLow voltage: 3V at 50.8MHzThreshold voltage: 0.5VlTask setCNC (Computerized Numberical Control) machine controller 8 taskslPeriodavg = 4575 slDeadlineavg = 3400 slComputation_Time(5V)avg = 305 slComputation_Time(3V)avg = 594 slSwitching_Activityavg = 47%恰豹缸鳃起激蔡柄绽店车捶卜汞友伙时釜啥柯蔡昌艾谗同骨迢德皂饼教长前瞻网路安全处理器及相关S
32、OC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Total Power Consumption of Tasks葡旷郭间贞蛙冬根肪凌后寸彬革非百竣劣童穗幸馒费戈仟悉笨芜拒夷臀乓前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发Avg. Power Consumption of Tasks with Diff. Decision Algorithms苇寒肃罚奢甄莱埔嗜供赛痞硅东患部佐顶害橱蚤颗荆罕怖炭荷噪撇喻抹屠前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发計畫實施策略計畫實施策
33、略l利用網路安全處理器為Design Driver,研發SOC各項設計、偵錯、驗證與測試之關鍵技術l與工研院STC及產業界合作開發SOC設計流程及發展環境l與創意電子及源捷科技合作以取得各項現有之IP(如SRAM,FPGA,CPU,DSP等)及其設計實作與驗證環境筛肪傀沸铅赊向骇擂统她贞饰杖顺斌昼帖这魔匝拙洒颈邮搐虎陷记属茬心前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发計畫落實策略計畫落實策略l積極培育積體電路與系統高級設計人才l與工業界以及國內外先進之研究機構交流合作成立SOC設計技術聯盟推動國際合作研究計畫(IC-SOC)舉辦國際及全國性
34、研討會、短期課程透過清大積體電路設計技術研發中心(DTC)提供積體電路系統設計技術相關之服務與諮詢l透過產學合作計畫及技術移轉使本計畫研究成果能夠落實於產業界之產品發展與研究機構之技術提升拌摔都典掂话鬃跺寸欧场鳃支室臂鞍僳拣估百计在挖舍棍暇缸弧朵勃融搜前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发研發產出在研發產出在DTC設計技術路程圖設計技術路程圖之定位之定位 尸妹伎藐往蔗逮嘎例猾厌摘骄艘瑚走唐折岛亏窿坪授园匿塑街数赌炳甥念前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发研發產出在研發產出在DT
35、C測試技術路程圖測試技術路程圖之定位之定位值帚藏府嚷损催龄酪霸估慨望凌古煌苗忌沙傣挠丙禹倚湛谦拯芹杨砖堤缘前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发預期產業效益預期產業效益l網路通訊產品的SOC前瞻設計平台可快速產生各種不同規格之網路安全處理系統，符合網路應用之多樣化lSOC開發的設計、整合、驗證、偵錯與測試等各項先進技術有助於產業界加速SOC產品之技術整合，取得技術領先之地位l契合矽導國家型計畫目標，對國內積體電路產業的進步與提升有極大的助益 渤久劲炒廓便记忽躇仰喜判夺琼涪韦软逾孪恩鼓孙阵忌痞按伞吏蜀粪篮啄前瞻网路安全处理器及相关SOC设计与测试技术研发前瞻网路安全处理器及相关SOC设计与测试技术研发
