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1、13.1 分立元件门电路分立元件门电路13.3 CMOS 门电路门电路13.2 TTL 门电路门电路第第 13 章章 门电路和组合逻辑电路门电路和组合逻辑电路 13.4 组合逻辑电路的分析组合逻辑电路的分析13.5 加法器加法器13.6 编码器编码器13.7 译码器和数字显示译码器和数字显示13.8 半导体存储器和可编程逻辑器件半导体存储器和可编程逻辑器件13.9 应用举例应用举例一一类类称称为为模模拟拟信信号号，它它是是指指时时间间上上和和数数值值上上的的变变化化都都是是连连续续平平滑滑的的信信号号，如如图图( (a) )中中的的正正弦弦信信号号，处处理理模模拟拟信号的电路叫做模拟电路。信号
2、的电路叫做模拟电路。电子电路中的信号分为两大类电子电路中的信号分为两大类：一类称为数字信号，它一类称为数字信号，它是指时间上和数值上的变化是指时间上和数值上的变化都是不连续的，如图都是不连续的，如图( (b) )中中的信号，处理数字信号的电的信号，处理数字信号的电路称为数字电路。路称为数字电路。( (b) )( (a) )13.1.1 逻辑逻辑门电路的基本概念门电路的基本概念13.1 基本门电路及其组合基本门电路及其组合门电路：实现各种逻辑关系的电路门电路：实现各种逻辑关系的电路 分分析析逻逻辑辑电电路路时时只只用用两两种种相相反反的的工工作作状状态态，并并用用 1 或或 0 表表示示。如如开
3、开关关接接通通用用 1 表表示示，开开关关断断开开用用 0 表表示。灯亮可用示。灯亮可用 1 表示，灯灭可用表示，灯灭可用 0 表示。表示。 正逻辑系统：高电位用正逻辑系统：高电位用 1 表示，低电位用表示，低电位用 0 表示。表示。 负逻辑系统：高电位用负逻辑系统：高电位用 0 表示，低电位用表示，低电位用 1 表示。表示。13.1.2 分立元件基本逻辑门电路分立元件基本逻辑门电路 . 电路电路. 工作原理工作原理0V0V0V0V0V3V+U 12VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“ “与与与与” ” 门逻辑状态表
4、门逻辑状态表门逻辑状态表门逻辑状态表0V3VABCY&见见 “0” 为为“0”； 全全 “1” 为为“1”、逻辑关系式：、逻辑关系式：4 4、逻辑符号、逻辑符号Y=A B C1、二极管、二极管“与与”门电路门电路2 2、二极管、二极管“或门或门”电路电路 . . 电路电路电路电路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“ “或或或或” ” 门逻辑状态表门逻辑状态表门逻辑状态表门逻辑状态表3V3V-12VRDADCABYDBC. . 工作原理工作原理工作原理工作原理见见 “1” 为为“1”； 全全 “0” 为为“0”ABCY
5、1.逻辑关系式：逻辑关系式：4 4、逻辑符号、逻辑符号Y=A+B+C例：根据输入波形画出输出波形例：根据输入波形画出输出波形例：根据输入波形画出输出波形例：根据输入波形画出输出波形ABY1Y1: 有有“0”出出“0”，全全“1”出出“1”Y2: 有有“1”出出“1”，全全“0”出出“0”&ABY1 1ABY2Y23 3、三极管、三极管“非非” 门电路门电路+UCC-UBBARKRBRCYT 1 0截止截止截止截止饱和饱和“0”10“1” . . 电路电路电路电路“0”“1”AY“ “非非非非” ” 门逻辑状态表门逻辑状态表门逻辑状态表门逻辑状态表. .逻辑符号逻辑符号1AY. .逻辑关系式：逻
6、辑关系式：13.1.3 基本逻辑门电路的组合基本逻辑门电路的组合全全 1 出出 0，有，有 0 出出 11、与非门、与非门2、或非门、或非门有有 1 出出 0，全，全 0 出出 13、与或非门、与或非门有有 1 出出 0，全，全 0 出出 1+5 VABCT1R1R2T2T3T4T5R3R5R4YT1 等效电路等效电路+5 VA B C R1C1B113.2.1 TTL与非门电路与非门电路多多发射极晶体管发射极晶体管13.2 TTL 门电路门电路+5 VABCT1R1R2T2T3T4T5R3R5R4Y 设设: uA= 0.3 V uB= uC= 3.6 V，则，则 UB1 = 0.3 + 0.
7、7 = 1 VRLuY = 5 ube3 ube4 uR2拉电流拉电流UB1= 1VuY = 3.6 VT2 、T5 截止，截止， T3、 T4 导通，导通，很小很小= 5 0.7 0.7 = 3.6 V Y = 1+5 VA B C R1C1B11. 输入不全为输入不全为 1+5 VABCT1R1R2T2T3T4T5R3R5R4Y设设 uA= uB= uC= 3.6 V ，输输入入端端全全部部是是高高电电平平，UB1升升高高，足足以以使使 T2 、T5 导通，导通，uo = 0.3 V,Y = 0。且且UB1= 2.1V，T1 发射结全部反偏。发射结全部反偏。UC2 = UCE2 + UBE
8、5 = 0.3 + 0.7 = 1 V，使使 T3 导通，导通，T4 截止。截止。灌电流灌电流T1R1+UccUB1= 2.1VUC2= 1VuY = 0.3V+5 VA B C R1C1B12. 输入全为输入全为 1 TTL 与非门组件就是将若干个与非门电路，经过与非门组件就是将若干个与非门电路，经过集成电路工艺制作在同一芯片上。集成电路工艺制作在同一芯片上。 &+UC14 13 12 11 10 9 8 1 2 3 4 5 6 7地地74LS00&74LS00 组件含有组件含有两个输入端的与两个输入端的与非门四个。非门四个。13.2.2 TTL三态输出三态输出与非门电路与非门电路&YEBA
9、逻辑符号逻辑符号NE 表示任意态表示任意态三态输出三态输出“与非与非”状态表状态表ABEY输出高阻输出高阻功能表功能表 0 高阻高阻0 0 1 1 0 1 1 1 1 0 1 11 1 1 0 1 高阻高阻0 0 0 1 0 1 0 1 1 0 0 11 1 0 0 表示任意态表示任意态三态输出三态输出“与非与非”状态表状态表ABEY输出高阻输出高阻功能表功能表三态门的主要应用三态门的主要应用TTLTTL与总线之间接口，实现分时传输与总线之间接口，实现分时传输总总总总线线线线&A A1 1B B1 1ENEN1 1&A A2 2B B2 2ENEN2 2&A A3 3B B3 3ENEN3 3
10、A1 B1可实现用可实现用可实现用可实现用一条一条一条一条总线分时传送总线分时传送总线分时传送总线分时传送几个不同的数几个不同的数几个不同的数几个不同的数据或控制信号。据或控制信号。据或控制信号。据或控制信号。“1”“0”“0”13.4 组合逻辑电路的分析组合逻辑电路的分析13.4.1 逻辑代数逻辑代数逻辑代数：按一定逻辑规律进行运算的代数。逻辑代数：按一定逻辑规律进行运算的代数。逻辑代数不代表数，而是代表两种相互对立的状态。逻辑代数不代表数，而是代表两种相互对立的状态。逻辑代数中的变量称为逻辑变量。它只能取逻辑代数中的变量称为逻辑变量。它只能取“0”或或“1”。1. 逻辑代数运算法则逻辑代数
11、运算法则基本运算法则：基本运算法则：对偶关系对偶关系交换率：交换率：结合率：结合率：分配率：分配率：吸收率：吸收率：证：证：反演率：反演率：证：证：证：证：2. 逻辑函数的表示方法逻辑函数的表示方法( (1) ) 逻辑状态表逻辑状态表ABCY00000100000111100001111010101011( (2) ) 逻辑式逻辑式( (1) ) 常采用与常采用与或表达式的形式；或表达式的形式；( (2) ) 在状态表中选出使函数值为在状态表中选出使函数值为 1的变量组合；的变量组合；( (3) ) 变量变量值为值为 1 的写成原变量，为的写成原变量，为 0 的写成反变量，得到其值的写成反变量
12、，得到其值 为为 1 的乘积项组合。的乘积项组合。 ( (4) ) 将这些乘积项加起来将这些乘积项加起来( (逻辑或逻辑或) ) 得到得到 “与与或或”逻辑函数式。逻辑函数式。( (3) ) 逻辑图逻辑图由由逻辑式得到逻辑图逻辑式得到逻辑图ABC&111Y&3. 逻辑函数的化简逻辑函数的化简 例例 1 应用逻辑代数运算法则化简下列逻辑式：应用逻辑代数运算法则化简下列逻辑式： 解解 反演反演已知组合逻辑电路图，确定它们的逻辑功能。已知组合逻辑电路图，确定它们的逻辑功能。( (2) ) 对逻辑函数表达式化简或变换；对逻辑函数表达式化简或变换；组合逻辑电路：组合逻辑电路：逻辑电路在某一时刻的输出状态
13、仅逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定。由该时刻电路的输入信号所决定。分析步骤：分析步骤：( (1) ) 根据逻辑图，写出逻辑函数表达式；根据逻辑图，写出逻辑函数表达式；( (4) ) 由状态表确定逻辑电路的功能。由状态表确定逻辑电路的功能。( (3) ) 根据最简表达式列出状态表；根据最简表达式列出状态表；13.4.2 组合逻辑电路的分析组合逻辑电路的分析 例例 2 分析下图逻辑电路的功能。分析下图逻辑电路的功能。状态表状态表A B Y0 0 00 1 11 0 11 1 0功能：功能：当当 A、B 取值不相同时，取值不相同时， 输出为输出为 1。是。是异或门。异或门
14、。AB=1YY&AB&异或门异或门符号符号13.5 加法器加法器(1) 半加半加器器 1+) 0 1 0+) 1 1 0+) 0 0 1+) 1 1 0进位进位C半加器真值表半加器真值表A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1S=AB+AB=A BC=ABS=AB+AB=A BC=AB半加器逻辑电路图半加器逻辑电路图A&1BSC(2) 全加器全加器本位本位加数加数低位向本位的进位低位向本位的进位本位和本位和本位向高位的进位本位向高位的进位全加器真值表全加器真值表Ci-1 Ai Bi Si C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1Si = Ci-1 (Ai Bi)C i = AiBi+Ci-1(Ai Bi)全加器逻辑函数式全加器逻辑函数式同样可推得同样可推得Si = Ci-1 (Ai Bi)C i = AiBi+Ci-1(Ai Bi)全加器全加器由由2个半加器构成一个全加器个半加器构成一个全加器半加器半加器用用4个全加器构成一个个全加器构成一个4 位二进制加法器位二进制加法器74LS83
