1可编程器件原理

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1、基于EDA技术计算机组成原理课程设计电子课件主讲教师主讲教师: :彭玄璋彭玄璋E-mail: xz_ Tel: 13826332811第一讲第一讲 可编程逻辑器件可编程逻辑器件PLD原理与应用原理与应用 数字集成电路按其用途可分为数字集成电路按其用途可分为: 通用集成电路通用集成电路（General-purpose IC) 专用集成电路专用集成电路（Application-specific IC，简称简称ASIC） 专专用用集集成成电电路路则则是是为为特特定定用用途途而而设设计计和和制制造造的的器器件件，是是一一种种由由用用户户定定制制的的集集成成电电路路（Custom Design IC），

2、一一般般功功能能较较强强，规规模模较大。较大。 ASIC又又分分为为全全定定制制、半半定定制制和和定定制制三三种种。全全定定制制和和定定制制电电路路是是按按用用户户要要求求，专专门门设设计计和和生生产产的的芯芯片片，由由于于设设计计和和试试制制费费用用高高，这这种种电电路路一一般般只只用用在在大大批批量量生生产产的的产产品品中中。如如MP3解解码码器器、手手机机芯芯片片、游戏机芯片等。游戏机芯片等。1.1 概述概述一一. 数字集成电路的分类数字集成电路的分类二二. . 半定制电路的种半定制电路的种类类 半定制电路是先由半定制电路是先由IC制造商制成标准的制造商制成标准的半成品半成品，再按照用户

3、的，再按照用户的要求对半成品进行加工，实现特定的功能。半定制电路的特点是在要求对半成品进行加工，实现特定的功能。半定制电路的特点是在半成品中已集成了大量的具有一定逻辑功能的模块，但模块之间的半成品中已集成了大量的具有一定逻辑功能的模块，但模块之间的连线不确定，按用户要求进行后加工时才确定各模块间的连接关系，连线不确定，按用户要求进行后加工时才确定各模块间的连接关系，从而得到所需的电路。从而得到所需的电路。三三. PLD器件的特点器件的特点 1.“与或与或”电路结构。可以实现任意的逻辑函数。电路结构。可以实现任意的逻辑函数。2. 高高密密度度。一一片片PLD芯芯片片少少则则几几百百门门，多多则则

4、几几百百万万门门。与与通通用用器器件件构成的系统相比，不仅成本降低，而且可靠性大大提高。构成的系统相比，不仅成本降低，而且可靠性大大提高。3. 高高速速度度。元元件件尺尺寸寸减减小小使使寄寄生生电电容容的的容容量量大大大大降降低低，从从而而使使器器件件的工作速度得以大大提高。的工作速度得以大大提高。4. 高高开开发发效效率率。各各种种PLD均均有有相相应应的的开开发发工工具具给给予予支支持持，不不仅仅可可以以对对设设计计进进行行仿仿真真，而而且且还还能能对对高高层层次次设设计计进进行行自自动动综综合合，从从而而使使设设计效率得到极大的提高。计效率得到极大的提高。5. 多多种种编编程程方方法法。

5、既既有有在在线线可可重重复复编编程程的的器器件件，又又有有一一次次性性不不可可逆逆编程的器件，扩展了器件的应用领域。编程的器件，扩展了器件的应用领域。四四. PLD的编程方法的编程方法熔丝熔丝: One Time Programming (OTP)非易失性非易失性 易失性易失性 - SRAMEPROME2CMOS (E2PROM/Flash Memory)五五. 用用PLD设计数字系统的过程设计数字系统的过程一一.PLD的结构特点的结构特点二二.1. PLD的基本组成的基本组成数字电路的基本结构数字电路的基本结构PLD的基本结构的基本结构1.2 简单可编程器件简单可编程器件(SPLD)的原理的

6、原理 2. PLD内部电路的表示方法内部电路的表示方法(1) 输入缓冲器输入缓冲器2. PLD内部电路的表示方法内部电路的表示方法(1) 输入缓冲器输入缓冲器(2) 与与(门门)阵列阵列(3) 或或(门门)阵列阵列2. PLD内部电路的表示方法内部电路的表示方法(1) 输入缓冲器输入缓冲器(2) 与与(门门)阵列阵列(4) PLD阵列图阵列图一般表示一般表示(4) PLD阵列图阵列图一般表示一般表示简化表示简化表示3. SPLD的分类的分类二二. 可编程只读存储器可编程只读存储器 (PROM)1. PROM 的结构的结构F1 = D10 W0 + D11 W1 + D12 W2 + D13 W

7、3 W0=A1 A0 , W1=A1 A0 , W2=A1 A0 , W3=A1 A0 地址译码器等效于地址译码器等效于固定的固定的与门阵列与门阵列F0 = D00 W0 + D01 W1 + D02 W2 + D03 W3 存储阵列等效于存储阵列等效于可编程可编程或门阵列或门阵列( 通过通过 Dij 编程编程)A1 A0F1 F00 0D10 D000 1D11 D011 0D12 D021 1D13 D03PROM的等效阵列的等效阵列2. 用用 PROM 实现组合逻辑函数实现组合逻辑函数 用用PROM实实现现逻逻辑辑函函数数时时，输输入入信信号号从从PROM的的地地址址端端加加入入，输出信

8、号由输出信号由PROM的数据端产生。的数据端产生。 由由于于PROM的的与与阵阵列列固固定定地地生生成成了了输输入入变变量量的的所所有有最最小小项项，因因此逻辑函数只能以此逻辑函数只能以最小项表达式最小项表达式的形式来实现的形式来实现.例例1-1 试用适当容量的试用适当容量的PROM构成构成2位二进制乘法位二进制乘法器。被乘数为器。被乘数为A1A0，乘数为乘数为B1B0，乘积为乘积为M3M2M1M0。 A1 A0 B1 B0 M3 M2 M1 M00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0

9、1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 1M3(A1,A0,B1,B0)= m(15)M2(A1,A0,B1,B0) =m(10,11,14)M1(A1,A0,B1,B0) = m(6,7,9,11,13,14)M0(A1,A0,B1,B0) = m(5,7,13,15)A1 A1 A0 A0 B1 B1 B0 B0 M3 M2 M1 M0

10、阵列图阵列图 PROM的或阵列实际上的或阵列实际上是存储矩阵。或阵列中，每是存储矩阵。或阵列中，每个水平线与垂直线交叉处都个水平线与垂直线交叉处都对应一个存储位。若某个交对应一个存储位。若某个交叉点连接起来（打上叉）则叉点连接起来（打上叉）则表示该位存了表示该位存了1；若某个；若某个交叉点未连接（空白）则表交叉点未连接（空白）则表示该位存了示该位存了0。 按此办法将或阵列图还原成存储矩阵，不难发现该按此办法将或阵列图还原成存储矩阵，不难发现该PROM所存所存数据函数值完全一致。因此，用数据函数值完全一致。因此，用PROM实现逻辑电路的本质就是将实现逻辑电路的本质就是将待实现函数的真值表存入待实

11、现函数的真值表存入PROM中中。 这种方法又称为这种方法又称为查表法查表法。三三. 可编程阵列逻辑可编程阵列逻辑 (PLA)1. PLA的结构的结构2. 用用 PLA 实现组合逻辑函数实现组合逻辑函数PLA 可以实现可以实现最简与或式最简与或式. 与阵列和或阵列与阵列和或阵列均可编程均可编程.例例1-2: 用用 PLA 实现上例的实现上例的2位乘法器。位乘法器。 1M3=A1A0B1B0M2=A1A0B1+ A1A0B1B0M1=A1A0B1B0 + A1A0B1 + A1B1B0 + A1A0B0M0=A0B0 根据真值表，推出最根据真值表，推出最简与或式简与或式A1 A0 B1 B0 M3

12、 M2 M1 M00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 1阵列图阵列图3. 时序时序 PLA4. 用时序用时序PLA实现时序电路实现时序电路例例1-3 用时序用时序PLA设计模设计模8可逆计数

13、器可逆计数器. 根据状态图根据状态图,选择选择JK触发器触发器,可推可推出激励方程出激励方程:J3 = K3 = Q2Q1X + Q2Q1XJ2 = K2 = Q1X + Q1XJ1 = K1 = 1J3 = K3 = Q2Q1X + Q2Q1XJ2 = K2 = Q1X + Q1XJ1 = K1 = 1 根据根据JK触发器的激触发器的激励方程励方程, 画出时序画出时序PLA阵列图阵列图三三. 可编程阵列逻辑可编程阵列逻辑 (PAL)1. PAL 的阵列结构的阵列结构 与阵列与阵列可编程可编程 但或阵列是但或阵列是固定的固定的.2. PAL的输出模式的输出模式(a) 简单输出模式简单输出模式(

14、b) 可编程可编程 I/O 模式模式(c) 带反馈的寄存器模式带反馈的寄存器模式(d) 异或型输出模式异或型输出模式四四. 通用阵列逻辑通用阵列逻辑 (GAL)1. GAL的阵列结构的阵列结构 与与PAL相同相同 与阵列与阵列可编程可编程, 或阵列是或阵列是固定的固定的.2. 输出逻辑宏单元输出逻辑宏单元 (OLMC) S1 -模式控制模式控制: S1=0 寄存器模式寄存器模式 ；S1=1 组合组合 I/O 模式模式. S0-输出极性输出极性: S0=0 低电平有效；低电平有效；S0=1 高电平有效高电平有效. S1S0 = 00寄存器低电平有效寄存器低电平有效S1S0 = 01寄存器高电平有

15、效寄存器高电平有效S1S0 = 10组合组合I/O低电平有效低电平有效S1S0 = 11组合组合I/O高电平有效高电平有效3. 典型典型GAL器件器件 GAL18V10 与阵列有与阵列有18个个输入和输入和82个输出个输出 有有10个个OLMC 所有触发器均所有触发器均同步工作同步工作，并具，并具有有异步复位异步复位端和端和同步预置同步预置端端 18个引脚，可个引脚，可配置成最多配置成最多18个输个输入入，或最多，或最多10个输个输出出。4. 设计举例设计举例 例例1-4 用用GAL18V10实现实现6个基本门个基本门(与门、或门、与非门、或非门、与门、或门、与非门、或非门、异或门、符合门异或

16、门、符合门。LIBRARY IEEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY basic_gates IS PORT(a1,b1,a2,b2,a3,b3,a4,b4,a5,b5,a6,b6: IN Std_Logic; f1,f2,f3,f4,f5,f6 : OUT Std_Logic);END basic_gates;ARCHITECTURE func_gates OF basic_gates ISBEGIN f1= a1 AND b1; f2= a2 OR b2; f3= a3 NAND b3; f4= a4 NOR b4; f5= a5 XOR b5; f

17、6= a6 XNOR b6;END func_gates;例例1-5 用用GAL18V10实现具有同步复位、同步预置功能的十进制可实现具有同步复位、同步预置功能的十进制可逆计数器逆计数器。LIBRARY IEEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.Numeric_Std.ALL; ENTITY count_10 IS PORT(clk,clr,dir: IN Std_Logic; i : IN Integer RANGE 0 TO 9; q : OUT Integer RANGE 0 TO 9);END count_10;ARCHITECTURE fu

18、nc_count OF count_10 ISBEGIN PROCESS(clk) VARIABLE cnt : Integer RANGE 0 TO 9; BEGIN IF(clk=1) THEN IF(clr=0 AND dir=0) THEN cnt:=0; ELSIF(clr=0 AND dir=1) THEN cnt:=i; ELSIF(clr=1 AND dir=0) THEN IF cnt=0 THEN cnt:=9; ELSE cnt:=cnt-1; END IF; ELSE IF cnt=9 THEN cnt:=0; ELSE cnt:=cnt+1; END IF; END

19、IF; END IF; q=cnt; END PROCESS; END func_count;1.3 高密度可编程器件高密度可编程器件(HDPLD)的组成的组成一一. 分类分类CPLDFPGA结构特点结构特点大逻辑模块大逻辑模块小小逻辑模块逻辑模块编程方法编程方法非易失性非易失性 E2CMOS/Flash Memory在在系统编程系统编程(ISP)In-System Programming易失性易失性SRAM在在电路配置电路配置(ICR)In-Circuit Reconfiguration延时特性延时特性确定型确定型统计型统计型二二. 复杂可编程逻辑器件复杂可编程逻辑器件 (CPLD)1. 由

20、由GAL扩展的结构扩展的结构 若干巨模块若干巨模块(含多个含多个GLB+多个多个I/OC+ORP)+一个一个GRPLattice公司公司 ispLSI10162000门门2.通用逻辑模块通用逻辑模块(GLB)(1)可编程与阵列可编程与阵列+固定共享或阵列固定共享或阵列+四输出逻辑宏单元四输出逻辑宏单元(2) 可组合输出或寄存器输出可组合输出或寄存器输出;(3) 触发器可重构成触发器可重构成D、JK、T触发器。触发器。3 输入、输出单元输入、输出单元 (I/OC)(1)输出有输出有OC和和TS等方式；等方式；(2)输入有缓冲、寄存和锁存等方式；输入有缓冲、寄存和锁存等方式；(3)双向双向I/O方

21、式方式.5. Global Routing Pool (GRP) 两维可编程开关阵列两维可编程开关阵列, 实现各实现各GLB之间连线之间连线,以及以及I/OC到到GLB输输入信号的连线入信号的连线.4. 输出布线池输出布线池(ORP) GLB到到I/OC输出信号的连线输出信号的连线. CPLD引脚到引脚（引脚到引脚（Pin-to-Pin）的延迟是固定的，因为信号从的延迟是固定的，因为信号从一个脚到另一个脚的传播路径是恒定的：一个脚到另一个脚的传播路径是恒定的：I/OC输入总线输入总线GRPGLBORPI/OC。由于信号传播具有这种确定的路径，因由于信号传播具有这种确定的路径，因此此CPLD又被

22、称为连线确定型又被称为连线确定型PLD。 例例1-6: 用用CPLD实现具有异步复位功能的实现具有异步复位功能的16位双向移位寄存器位双向移位寄存器.LIBRARY IEEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY srg16 IS PORT(s1,s0,cr,clk: IN Std_Logic; d : IN Std_Logic_Vector(0 TO 15); q : OUT Std_Logic_Vector(0 TO 15);END srg16;ARCHITECTURE func_srg OF srg16 ISBEGIN PROCESS(cr,clk) V

23、ARIABLE qq : Std_Logic_Vector(0 TO 15); BEGIN IF(cr=0) THEN qq:= X“0000”; -异步复位异步复位 ELSIF(clkEvent AND clk=1) THEN IF (s1=0AND s0=1) THEN qq(1 to 15):=qq(0 to 14); -右移右移 qq(0):=sr; ELSIF (s1=1AND s0=0) THEN qq(0 to 14):=qq(1 to 15); -左移左移 qq(15):=sl; ELSIF (s1=1AND s0=1) THEN qq:=d; -并行置数并行置数 END IF

24、; END IF; q4)逻辑函数逻辑函数,且延时最小且延时最小.7. 输入输出单元输入输出单元(IOE) 其功能类似于其功能类似于CPLD中的中的I/OC。8. 快速通道快速通道 提提 供供 LAB与与IOE以以及及LAB之之间的连接。间的连接。 分分成成行行通通道道和和列列通通道道两两种种，分布于分布于LAB周围。周围。 从从连连线线资资源源可可以以看看出出，这这种种PLD的的内内部部连连接接关关系系比比较较确确定定，脚脚到脚（到脚（Pin-to-Pin）的信号传输路径通常是：的信号传输路径通常是：IOE行行（列列）通通道道局局部部连连线线LAB（或或EAB）行行（列列）通通道道IOE 所

25、以属于连线确定型所以属于连线确定型PLD。 从从逻逻辑辑单单元元看看,逻逻辑辑功功能能是是以以SRAM方方式式来来实实现现的的，与与典典型型FPGA一样属于易失性可编程器件。一样属于易失性可编程器件。1.4 HDPLD编程技术编程技术 PLD有多种编程方法，最早的有多种编程方法，最早的SPLD采用的是熔丝开关，后又采用的是熔丝开关，后又采用了紫外线可擦除采用了紫外线可擦除MOS工艺工艺. . 在在HDPLD中主要有中主要有 采用采用E2CMOS工艺（包括工艺（包括E2PROM和和Flash Memory）的在的在系统编程技术（系统编程技术（In-System Programmability，简

26、称简称ISP） 采用采用SRAM工艺的在电路配置技术（工艺的在电路配置技术（In-Circuit Reconfiguration，简称简称ICR） 反熔丝反熔丝开关（开关（Antifuse）三种编程方法。三种编程方法。一在系统编程技术一在系统编程技术ISP 在在系系统统可可编编程程器器件件无无需需专专用用的的编编程程器器就就可可编编程程。因因此此可可预预先先将将器器件件安安装装在在电电路路板板上上，预预留留编编程程口口（插插座座），用用微微机机通通过过编编程程电电缆缆就可以在线对器件进行编程，使用非常方便。就可以在线对器件进行编程，使用非常方便。1.ISP的技术特点的技术特点2. ISP技技术

27、术针针对对CPLD, 采采用用的的仍仍然然是是E2CMOS工工艺艺，其其编编程程数数据据存存储储在在E2PROM中中，通通过过电电信信号号进进行行擦擦写写。ISP技技术术采采取取了了两两项措施来实现在系统编程。项措施来实现在系统编程。 （1）在信号引脚上增加三态门）在信号引脚上增加三态门, 编程时使各引脚对外呈高阻态，与编程时使各引脚对外呈高阻态，与外电路相隔离。外电路相隔离。（2）增加编程接口与控制电路）增加编程接口与控制电路, 编程接口仅有编程接口仅有45个信号个信号( ( ispENispEN、MODEMODE、SDI 、SDO 、SCK ) 。(3) JTAG方式方式 ISPISP技技

28、术术还还可可与与边边界界扫扫描描可可测测试试技技术术合合为为一一体体。边边界界扫扫描描技技术术是是为为解解决决复复杂杂数数字字系系统统的的可可测测试试问问题题而而提提出出的的一一种种可可测测试试设设计计方方法法，于于1990年年被被IEEE列列为为标标准准1149.11990。因因此此，边边界界扫扫描描又又称称为为JTAG。JTAGJTAG含有含有TCKTCK 、TMS、TDI、TDO、TRST(可选可选). 实实际际上上ISP技技术术的的提提出出本本身身就就受受到到JTAG的的启启发发，其其编编程程接接口口与与JTAG的测试口非常相似。的测试口非常相似。 早早期期的的ISP接接口口只只能能用

29、用于于编编程程，并并不不提提供供测测试试功功能能，故故与与JTAG不不兼兼容容。以以后后逐逐步步将将ISP技技术术与与JTAG技技术术融融合合在在一一起起，出出现现了了同同一一接口既能在系统编程又能进行测试的接口既能在系统编程又能进行测试的CPLD。2. 多芯片的多芯片的 ISP ( JTAG ) 编程编程 如如果果系系统统中中有有多多片片CPLD，可可以以采采用用菊菊花花链链的的连连接接方方式式将将它它们们的的编编程程接接口口串串起起来来，这这样样只只需需用用一一个个接接口口与与微微机机相相连连就就可可以以对对菊菊花花链链中中的的任任一一片片或或几几片片CPLD进进行行编编程程。菊菊花花链链

30、的的连连接接方方式式是是:所所有有器器件的件的TMS和和TCK并接，而并接，而TDI与与TDO则串接成一个串行数据链。则串接成一个串行数据链。二在电路配置技术二在电路配置技术ICR ICR技技术术针针对对FPGA, 采采用用的的是是SRAM工工艺艺，就就SRAM的的写写入入而而言，原本就是在线写入（无需专用的写入器）。言，原本就是在线写入（无需专用的写入器）。类别类别配置方式配置方式数据写入形式数据写入形式被被动动串行（串行（PS）位串位串外设同步（外设同步（PPA）字节字节外设异步（外设异步（PPS）字节字节主主动动串行（串行（AS）位串位串并行向上（并行向上（APU）字节，地址递增字节，地

31、址递增并行向下（并行向下（APD）字节，地址递减字节，地址递减 FPGA有多种在电路配置方式，总的可分成两类：有多种在电路配置方式，总的可分成两类：被动配置被动配置和和主动配置主动配置。1.1.被动方式被动方式 被动方式是指由被动方式是指由FPGA片外的控制器控制配置过程。片外的控制器控制配置过程。 控制器可以是微机，通过配置电缆与控制器可以是微机，通过配置电缆与FPGA相连相连. .(1) 被动串行方式被动串行方式 数据以位串形式写入数据以位串形式写入. .(2) (2) 被动外设同步方式和异步方式被动外设同步方式和异步方式 若控制器是与若控制器是与FPGA处于同一电子系统中的单片机或处于同

32、一电子系统中的单片机或CPU，FPGA可以可以作为它们的一个外设，以访问外设的方式将数据按字节作为它们的一个外设，以访问外设的方式将数据按字节写入，就是写入，就是被动外设被动外设（同步或异步）配置方式。（同步或异步）配置方式。I/O 口口2. 2. 主动方式主动方式 主动方式指由主动方式指由FPGA自身控制配置过程。自身控制配置过程。 配置数据预先保存在片外的非易失性存储器中，如配置数据预先保存在片外的非易失性存储器中，如PROM、EPROM或或E2PROM。(1)(1)主动串行方式主动串行方式(2) (2) 主动并行向上和并行向下方式主动并行向上和并行向下方式 并行向上与并行向下的区别仅在于

33、，从并行向上与并行向下的区别仅在于，从PROM读取配置数据时，读取配置数据时，是从低地址往高地址读（向上），还是从高地址往低地址读（向下）是从低地址往高地址读（向上），还是从高地址往低地址读（向下）。3. JTAG方式方式 JTAG配配置置方方式式属属于于被被动动串串行行模模式式，将将配配置置口口与与JTAG口口合合二二为为一一，既既可可以以进进行行配配置置又又可可以以进进行行测测试试。当当系系统统中中有有多多片片FPGA时时，可可以以将将它它们们连连成成菊菊花花链链，从从而而可可以以对对菊菊花花链链中中的的任任一一片片或或几几片片FPGA进行配置。进行配置。三反熔丝编程技术三反熔丝编程技术

34、绝绝大大多多数数的的HDPLD均均采采用用上上述述两两种种编编程程方方式式，其其优优点点是是可可以以在线、反复编程，使用起来极为方便。在线、反复编程，使用起来极为方便。 但但是是可可反反复复编编程程无无疑疑意意味味着着编编程程结结果果可可以以擦擦除除、可可以以逆逆转转、可可以改变，这样就使其可靠性受到影响。以改变，这样就使其可靠性受到影响。 在在一一些些对对可可靠靠性性要要求求极极高高的的场场合合，需需要要采采用用不不可可逆逆转转的的一一次次性性编程方法。编程方法。 反反熔熔丝丝编编程程技技术术是是目目前前在在HDPLD中中应应用用最最多多的的一一次次性性编编程程方方法法. 反熔丝开关是一种半

35、导体电路。反熔丝开关是一种半导体电路。 常态时多晶硅与扩散层之间呈高阻状态（断开）。常态时多晶硅与扩散层之间呈高阻状态（断开）。 当在多晶硅和扩散层两端加上大的编程电压（当在多晶硅和扩散层两端加上大的编程电压（18V）时，介质时，介质被击穿，多晶硅与扩散层便导通了（闭合）。被击穿，多晶硅与扩散层便导通了（闭合）。 介质一旦被击穿，就无法还原，所以这是一种一次性编程方法。介质一旦被击穿，就无法还原，所以这是一种一次性编程方法。 这种元件常态为开路，与熔丝的特性正好相反，故称为反熔丝这种元件常态为开路，与熔丝的特性正好相反，故称为反熔丝技术。技术。四扩展的在系统可编程技术四扩展的在系统可编程技术

36、E2CMOS和和SRAM的编程方式各有优点。的编程方式各有优点。 E2CMOS属非易失性方法，使用方便，但编程次数是有限的；属非易失性方法，使用方便，但编程次数是有限的； SRAM占占用用面面积积少少（最最大大密密度度的的FPGA的的等等效效门门数数要要比比CPLD高高一一个个数数量量级级以以上上），非非常常便便于于集集成成，且且理理论论上上可可无无限限次次编编程程，但但属易失性方法，每次上电均需配置。属易失性方法，每次上电均需配置。 为为将将这这两两种种编编程程方方法法的的优优点点结结合合起起来来，Lattice公公司司推推出出了了扩扩展展的的在在系系统统可可编编程程技技术术ispXP（is

37、p eXpanded Programming）。该该技技术术集集中中了了E2CMOS 和和 SRAM 工工艺艺的的最最佳佳特特性性，从从而而在在单单个个芯芯片片上上同时实现了上电配置和无限可重构。同时实现了上电配置和无限可重构。 ispXP 器件在联机调试时器件在联机调试时,直接对片内直接对片内SRAM进行配置进行配置; 在在脱脱机机工工作作时时,片片中中所所含含 E2PROM 阵阵列列储储存存着着器器件件的的组组态态信信息息。在在器器件件上上电电时时，这这些些信信息息以以并并行行的的方方式式被被传传递递到到用用于于控控制制器器件件工工作作的片内的片内SRAM中，即在片内自动进行配置。中，即在

38、片内自动进行配置。 该该技技术术已已用用于于Lattice新新的的ispXPGA系系列列 FPGA 和和ispXPLD系系列列 CPLD中。中。1.5 常用可编程逻辑器件及其开发工具常用可编程逻辑器件及其开发工具 CPLD和和FPGA的的应应用用已已非非常常普普遍遍，CPLD/FPGA自自身身也也在在不不断断更新、发展。主要发展趋势是更新、发展。主要发展趋势是: 密度更高密度更高（已采用（已采用0.09m深亚微米工艺）深亚微米工艺） 规模更大规模更大（已达（已达千万门千万门级）级） 工作速度更快工作速度更快（系统时钟达（系统时钟达400MHz，数据收发率达数据收发率达3.125Gbps） 供电

39、电压更低供电电压更低（最低内核供电电压（最低内核供电电压1.5V）、）、功耗更小功耗更小 资源更丰富，资源更丰富，更便于更便于系统集成（系统集成（SOPC）。 国国内内目目前前使使用用最最多多的的CPLD/FPGA产产品品出出自自三三家家公公司司：Lattice、Altera 和和 Xilinx。一一. Lattice. Lattice公司的公司的 CPLD/FPGACPLD/FPGA与开发软件与开发软件( () ) LatticeLattice公公司司是是最最早早推推出出PLDPLD的的公公司司，如如GALGAL器器件件，并并首首创创了了在在系系统统可可编编程程CPLDCPLD。Lattic

40、eLattice公公司司主主要要生生产产CPLDCPLD，有有ispLSIispLSI、ispMACHispMACH等等系系列列，近近年年来来又又推推出出了了新新型型CPLDCPLDispXPLDispXPLD器器件件，并并进进入入FPGAFPGA领领域域，推推出出了了颇颇具具特特色色的的新新型型FPGAFPGAispXPGAispXPGA器器件件，以以及及FPSCFPSC和和ORCAORCA系列的系统级可编程芯片。系列的系统级可编程芯片。1. 1. ispLSIispLSI系列系列CPLDCPLD ispLSIispLSI的规模在的规模在10001000门门6000060000门之间，门之间

41、，Pin-to-PinPin-to-Pin最小延迟达最小延迟达3ns3ns，最高工作频率可达最高工作频率可达300MHz300MHz。该系列又分成若干子系列：该系列又分成若干子系列：ispLSI1000EispLSI1000E、ispLSI2000E/2000VL/2000VEispLSI2000E/2000VL/2000VE、ispLSI5000VispLSI5000V和和ispLSI8000/8000VispLSI8000/8000V。其中从其中从ispLSI2000ispLSI2000起支持起支持JTAGJTAG边界扫描测试功边界扫描测试功能，能，ispLSI5000VispLSI500

42、0V起支持起支持3.3V3.3V低电压。低电压。 3 3ispXPLD5000MXispXPLD5000MX系列扩展系列扩展PLDPLD 这这是是一一种种新新型型的的采采用用ispXPispXP技技术术的的CPLDCPLD器器件件（eXpandedeXpanded PLDPLD）。此此外外，器器件件中中还还采采用用了了新新的的构构建建模模块块多多功功能能块块（MFB: MFB: Multi-Multi-Function Function BlockBlock）。这这些些 MFB MFB 可可以以根根据据用用户户的的需需要要，被被分分别别配配置置成成 SuperWIDESuperWIDETMTM

43、 超超宽宽（136136个个输输入入）逻逻辑辑、单单口口或或双双口口存存储储器器、先先入入先先出出堆堆栈栈等等。内内嵌嵌锁锁相相环环（PLLPLL）可可对对时时钟钟信信号号倍倍频频、分分频频及及移移位。该系列器件有位。该系列器件有 3.3V3.3V、2.5V 2.5V 和和 1.8V1.8V供电电压的产品可供选择。供电电压的产品可供选择。2. 2. ispMACHispMACH系列系列CPLDCPLD ispMACHispMACH系系列列器器件件有有IspMACH4AIspMACH4A、IspMACH4000V/4000B/4000C/4000ZIspMACH4000V/4000B/4000C

44、/4000Z和和 IspMACH5000VG/5000BIspMACH5000VG/5000B等等 子子 系系列列，采采用用了了称称为为“速速度度锁锁定定”（SpeedlockedSpeedlocked）数数据据通通道道，Pin-to-Pin-to-PinPin最最小小延延迟迟达达2.5ns2.5ns，最最高高工工作作频频率率可可达达400MHz400MHz。并并且且采采用用了了低低电电压压技技术术，使使功功耗耗大大大大降降低低。MACH4AMACH4A系系列列有有5V5V和和3.3V3.3V两两种种，MACH5000MACH5000系列有系列有3.3V3.3V和和2.5V2.5V两种，而两种

45、，而MACH4000MACH4000系列有系列有3.3V3.3V、2.5V2.5V和和1.8V1.8V三种。三种。5 5 系统级系统级FPGAFPGA FPSCFPSC和和ORCAORCA系系列列FPGAFPGA的的规规模模最最大大为为9090万万门门，含含400K400K位位RAMRAM，拥拥有有多多种种工工业业标标准准 IP IP 核核，诸诸如如 PCIPCI、高高速速线线接接口口和和高高速速收收发发器器等等，其其高高速速收收发发通通道道可可在在高高达达 3.7Gbits/s 3.7Gbits/s 的的速速度度下下工工作作。当当这这些些宏宏单单元元与与成成千千上上万万的的可可编编程程门门结

46、结合合起起来来时时，它它们们可可应应用用在在各各种种不不同同的的高高级系统设计中。级系统设计中。6 6 PLDPLD开发工具开发工具 Lattice Lattice 曾曾推推出出过过 SynarioSynario 和和 ispEXPERTispEXPERT 两两种种开开发发软软件件，而而现现在在使使用用 ispLEVERispLEVER，支支持持所所有有的的CPLDCPLD和和FPGAFPGA器器件件，但但对对于于FPSCFPSC和和ORCAORCA系列的系统级系列的系统级FPGAFPGA，还需加上还需加上FPSC Design KitsFPSC Design Kits才能开发。才能开发。4.

47、 4. ispXPGAispXPGA系列系列FPGAFPGA Lattice Lattice具有具有ispXPispXP编程能力的编程能力的FPGAFPGA，无需外加配置电路，在上，无需外加配置电路，在上电时能自动从片内电时能自动从片内E E2 2PROMPROM中将配置数据写入中将配置数据写入SRAMSRAM，从而完成从而完成FPGAFPGA的的功能配置。该系列器件最大等效门数达功能配置。该系列器件最大等效门数达125125万门，最大内嵌存储单万门，最大内嵌存储单元元414Kb414Kb。此外，器件还内嵌锁相环（此外，器件还内嵌锁相环（PLLPLL），），并有并有 3.3V3.3V、2.5V

48、 2.5V 和和 1.8V1.8V三种供电电压的产品。三种供电电压的产品。 二二. . AlteraAltera公司的公司的 CPLD/FPGACPLD/FPGA及开发工具（及开发工具（) AlteraAltera公公 司司的的 产产 品品以以FPGAFPGA为为主主 。其其 CPLDCPLD产产品品只只有有最最 早早的的ClassicClassic和和MAXMAX两两个个系系列列，而而FPGAFPGA则则有有FLEXFLEX和和ACEXACEX系系列列。此此外外，近近年年来来AlteraAltera还还开开发发了了一一些些用用于于数数字字系系统统集集成成的的FPGAFPGA（System S

49、ystem On On a a ProgrammbleProgrammble ChipChip） ， 如如 MercuryMercury、 APEXAPEX、 StratixStratix、 CycloneCyclone和和ExcaliburExcalibur等。等。2. FLEX2. FLEX系列系列FPGAFPGA FLEX FLEX系列系列FPGAFPGA有有3 3个子系列：个子系列：FLEX6000FLEX6000、FLEX8000FLEX8000和和FLEX10K/10KA/10KEFLEX10K/10KA/10KE。等效门数从等效门数从25002500002500250000门。从

50、门。从FLEX8000FLEX8000起支起支持持JTAGJTAG。其中，其中，FLEX10KAFLEX10KA采用采用3.3V3.3V低供电电压。低供电电压。1. MAX1. MAX系列系列CPLDCPLD MAX MAX系列包括系列包括MAX3000AMAX3000A、MAX7000S/7000AE/7000BMAX7000S/7000AE/7000B和和MAX9000MAX9000等等子系列。其密度在子系列。其密度在100012000100012000门，门，MAX7000MAX7000和和MAX9000MAX9000支持支持ISPISP编程编程方式，且支持方式，且支持JTAGJTAG测

51、试功能。测试功能。MAX7000AEMAX7000AE和和7000B7000B分别采用分别采用3.3V3.3V和和2.5V2.5V低供电电压。低供电电压。3. ACEX3. ACEX和和CycloneCyclone系列低成本系列低成本FPGAFPGA 为为扩扩大大FPGAFPGA的的应应用用市市场场，AlteraAltera开开发发了了两两种种低低成成本本FPGAFPGA：ACEX1KACEX1K系系列列和和CycloneCyclone系系列列。 ACEX1KACEX1K系系列列器器件件的的逻逻辑辑单单元元（LELE）数数从从57649925764992，采采用用2.5V2.5V低低供供电电电

52、电压压，并并带带有有锁锁相相环环（PPLPPL）时时钟钟管管理电路。理电路。4. 4. 系统级系统级FPGAFPGA MercuryMercury、 APEXAPEX、StratixStratix、CycloneCyclone和和ExcaliburExcalibur系系列列的的FPGAFPGA是是为为系系统统集集成成而而设设计计的的，属属于于系系统统级级FPGAFPGA。它它们们不不仅仅电电路路规规模模大大，LELE最最多多达达十十多多万万个个，等等效效门门数数最最多多达达250250万万门门，内内含含PLLPLL、大大容容量量RAMRAM（最最大大为为10MB10MB位位）、高高速速数数据据

53、收收发发模模块块，而而且且可可嵌嵌入入CPUCPU、DSPDSP以以及及各各种种IPIP核核，为为系系统统集集成成创创造造了了必必要要条条件件。其其中中，StratixStratix GXGX系系列列所所含含的的收收发发模模块块的的数数据据传传输输率率可可达达3.125Gbps3.125Gbps。这这些些器器件件还还普普遍遍采采用用了了2.5V2.5V、1.8V1.8V和和1.5V1.5V低低电电压压工艺。工艺。6 6 PLDPLD开发工具开发工具 AlteraAltera的的 开开 发发 软软 件件 主主 要要 有有 MAX+plusMAX+plus和和 QuartusQuartus。MAX

54、+plusMAX+plus支支持持ACEXACEX、 FLEXFLEX和和 MAXMAX（CPLDCPLD）三三种种系系列列中中规规模模不不超超过过2525万万门门的的所所有有器器件件，QuartusQuartus支支持持AlteraAltera所所有有主主流流的的CPLDCPLD和和FPGAFPGA器器 件件 。 系系 统统 级级 FPGAFPGA的的 开开 发发 还还 需需 要要 用用 SOPC SOPC BuilderBuilder和和 DSP DSP BuilderBuilder。对对带带有有处处理理器器核核的的系系统统，其其嵌嵌入入式式软软件件开开发发工工具具有有ARM ARM De

55、veloper Suite Developer Suite LiteLite、NoisNois Tools Tools和和GNUProGNUPro。5FPGA的配置器件的配置器件 FPAG采采用用的的是是SRAM工工艺艺，每每次次上上电电时时都都必必须须进进行行配配置置。若若采采用用主主动动配配置置方方式式，则则在在片片外外需需设设置置存存放放配配置置数数据据的的PROM。 Altera专专用用的的配配置置PROM有有EPC1、EPC2、EPC4、EPC8、EPC16、EPCS等等多多个个系系列列，其其存存储储容容量量和和面面向向的的器器件件有有所所区区别别。除除EPC1需需用用编编程程器器（

56、如如SuperPro/L+）才才能能写写入入数数据据外外，其其它它均均可可通通过过JTAG口口在在线线写写入入。EPC1和和EPC2用用于于密密度度较较低低的的FPGA，其其它它几几个个系系列列均均用用于于较较高高密密度度的的FPGA，EPCS为为低低成成本本系系列列，专专用用于于Cyclone系系列列FPGA的配置。的配置。三三. Xilinx. Xilinx公司的公司的 CPLD/FPGACPLD/FPGA和开发平台和开发平台() Xilinx于于1985年年首首先先推推出出FPGA，其其产产品品以以FPGA为为主主。CPLD只只有有XC9500系系列列和和低低功功耗耗的的CoolRunn

57、er系系列列，而而FPGA却却有有XC2000、XC3000、XC4000、XC5200、Spartan、Virtex等等多多个个系系列。列。 CoolRunnerCoolRunner系列电路规模更大，最大门数系列电路规模更大，最大门数1200012000门；门；Pin-to-Pin-to-PinPin延迟可小至延迟可小至3ns3ns，工作频率可高达工作频率可高达333MHz333MHz；供电电压更低，内核供电电压更低，内核电压从电压从3.3V1.5V3.3V1.5V；功耗更小。功耗更小。1. CPLD CPLD器件器件 XC9500XC9500系系列列CPLDCPLD采采用用快快闪闪存存储储

58、技技术术（FastFLASHFastFLASH），比比E E2 2CMOSCMOS工艺的速度快、功耗低。工艺的速度快、功耗低。 它它有有XC9500XC9500、XC9500XVXC9500XV和和XC9500XLXC9500XL三三种种，内内核核电电压压分分别别为为5V5V、2.5V2.5V和和3.3V3.3V。最最大大门门数数64006400门门，Pin-to-PinPin-to-Pin最最小小延延迟迟4ns4ns，工工作作频频率可达率可达200MHz200MHz，支持在系统编程和支持在系统编程和JTAGJTAG测试功能。测试功能。2. XC40002. XC4000系列系列FPGAFPG

59、A 该该系系列列的的FPGAFPGA有有XC4000XC4000、XC4000EXC4000E和和XC4000XLAXC4000XLA三三种种，规规模模为为3000门门200000门，门，RAMRAM最大容量最大容量10K10K位。位。3 3 SpartanSpartan系列低成本系列低成本FPGAFPGA SpartanSpartan系系列列为为低低成成本本FPGAFPGA，前前后后共共发发展展了了4 4代代：SpartanSpartan、Spartan-XLSpartan-XL、Spartan-Spartan-和和Spartan-ESpartan-E三三种种。最最大大门门数数6060万万门

60、门，RAMRAM最最大大容容量量288K288K位位。Spartan-XLSpartan-XL采采用用3.3V3.3V供供电电电电压压，Spartan-Spartan-采用采用2.5V2.5V供电电压。供电电压。4 4 VirtexVirtex系列系列FPGAFPGA VirtexVirtex系列是低电压、高速度、高密度的系列是低电压、高速度、高密度的FPGAFPGA器件，有器件，有VirtexVirtex、VirtexVirtex-E-E、VirtexVirtex-三种。供电电压依次为三种。供电电压依次为2.5V2.5V、1.8V1.8V和和1.5V1.5V，最大门数最大门数800800万门

61、，万门，RAMRAM最大容量最大容量3M3M位，最高工位，最高工作频率作频率200MHz200MHz。 5 5 系统级系统级FPGAFPGAVirtexVirtex- PRO- PRO VirtexVirtex- PRO- PRO系列系列FPGAFPGA是为数字系统集成而设计，其规模达是为数字系统集成而设计，其规模达千万门，千万门，RAMRAM达达10M10M位，含有位，含有PLLPLL和高速串行收发器（数据传输率可和高速串行收发器（数据传输率可达达3.125Gbps3.125Gbps），），并可嵌入并可嵌入PowerPCPowerPC处理器内核和处理器内核和XtremeDSPXtremeDS

62、P核，从核，从而实现高速数据处理和数字系统集成。而实现高速数据处理和数字系统集成。 6 6FPGAFPGA的配置器件的配置器件 Xilinx Xilinx 专专用用的的配配置置PROMPROM有有XC17XC17、XC17SXC17S、XC17VXC17V、XC18VXC18V等等系系列列。XC17XC17支支持持XC4000XC4000系系列列FPGAFPGA，XC17SXC17S支支持持SpartanSpartan系系列列FPGAFPGA，XC17VXC17V支支持持VirtexVirtex系系列列FPGAFPGA，XC18VXC18V支支持各系列持各系列FPGAFPGA。7 7PLDPLD开发平台开发平台 Xilinx Xilinx 曾推出过曾推出过 FoundationFoundation、Alliance Alliance 等多种开发软件，等多种开发软件，而而现在使用现在使用ISE，支持所有的，支持所有的CPLD和和FPGA器件器件。对于系统级设计，。对于系统级设计，往往还需要用到往往还需要用到System Generator for DSP System Generator for DSP 和和 CORE GeneratorCORE Generator。PLD 开发软件的基本流程开发软件的基本流程