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1、计算机组成原理实验计算机组成原理实验PLD部件实验部件实验一、总线传输实验一、总线传输实验二、运算器部件实验二、运算器部件实验三、存储部件实验三、存储部件实验一一 总线传输实验总线传输实验 1. 实验器材实验器材 FD-CES实验仪一台实验仪一台,PLD实验板一块。实验板一块。 2. 实验要求实验要求 把两个数据分别写入把两个数据分别写入74373和和74374中，中，再使用再使用RAM作中间单元来交换这两个数据。作中间单元来交换这两个数据。 3. 实验框图实验框图 见图见图1。图图1 总线传输实验框图总线传输实验框图 4. 实验原理实验原理 本实验中，本实验中，M、BUF位于实验仪内，位于实
2、验仪内，M为为6116RAM，IAB10IAB0为它的地址线为它的地址线(IAB10应等于应等于0)，RC为有效为有效“读信读信”号，号，WC为有效为有效“写入写入”信号，信号，BUF为为74245，在按下实验仪的控制台的，在按下实验仪的控制台的STEP键后，键后，LED数码管的小数点亮，这时数码管的小数点亮，这时RF=0，允许允许74245，DIR控制控制74245导通方向导通方向:0为为A-B(读出读出RAM)，1为为B-A(写入写入RAM)。IDB7IDB0为实验仪的内部总线，可接为实验仪的内部总线，可接Ll5L8来显示来显示IDB的数的数据。据。 74244为为8位三态门，位三态门，O
3、E=0时，把时，把K7K0的数的数据输入到据输入到IDB上。上。 74377为为8位位D触发器，触发器，CK为上跳有效时钟，为上跳有效时钟，EN为允许输入为允许输入(恒接为恒接为0)，它的输出接，它的输出接L8Ll5。 74373为为8位带三态透明锁存器，位带三态透明锁存器，GT为接数门控为接数门控端，端，OE为输出控制，为输出控制，OE=0时锁存器输出至时锁存器输出至IDB。 74374为为8位位D触发器，触发器，CK为电平上跳有效接数为电平上跳有效接数时钟，时钟，OE为输出控制，为输出控制，OE=0时时74374输出至输出至IDB。5.实验设计实验设计 在使用在使用PLD实验板完成本实验时
4、，需注意以下几实验板完成本实验时，需注意以下几个问题个问题: (1). 读入读入ispLSI2096部件实验引脚定义表。部件实验引脚定义表。 (2). 需定义需定义U244A0A7、U374Q0Q7、U377Q0Q7、U373Q0Q7和它们的控制信号和它们的控制信号U244OE、U374CK、U374OE、U373OE、U377CK、U377EN为内部为内部NODE。 (3). 74377、74374等等D触发器，需定义它触发器，需定义它们的们的NODE为为REG类型类型(ISTYPEREG)。 (4). 对对D触发器，需定义触发器，需定义D端输人和时钟输端输人和时钟输入的表达式，例对入的表达
5、式，例对74374可如下定义可如下定义: U374Q0.U374Q7=IDB0.IDB7; U374Q0.U374Q7.CLK=U374CK; (5). 对于透明锁存器，需定义它为组合对于透明锁存器，需定义它为组合电路，例对一位锁存器，设输入为电路，例对一位锁存器，设输入为D，输出，输出为为Q，门控端为，门控端为G，可如下定义，可如下定义: Q = G & D # ! G & Q ; 即即G=1时，时，Q=D; G=0时，时，Q保持不变。保持不变。 (6). 对于对于PLD芯片芯片(例例ispLSI2096)，它仅允许在，它仅允许在引脚引脚PIN上有三态门，而内部上有三态门，而内部NODE不能
6、有三态门。不能有三态门。为此，对本实验的为此，对本实验的74244、74373、74374的三组的三组8位三态门可连成一组，接于位三态门可连成一组，接于PIN、IDB0IDB7上，上，它们的三态门的允许端由它们的三态门的允许端由U244OE、U373OE、U374OE控制，其中有一个为控制，其中有一个为0即允许即允许IDB的三态门，的三态门，使用一个多路开关来选择使用一个多路开关来选择7424、74373、74374之之一，具体由一，具体由U244OE、U373OE、U374OE决定哪一决定哪一个可输出至个可输出至IDB。可如下定义。可如下定义:IDB0.IDB7=(U244OE=0)&U24
7、4A0.U244A7 #(U373OE=0)&U373Q0.U373Q7 #(U374OE=0)&U374Q0.U374Q7IDB0.IDB7.OE=!(U244OE&U373OE&U374OE); (7). 由于本实验开关有限，可把由于本实验开关有限，可把M(6116)的地址线的地址线(IDB10IDB0)全部接全部接0。 (8). 应将副板上的应将副板上的“SW/USER”开关置于开关置于“USER ” 端，以使显示灯端，以使显示灯L0L23显示本实显示本实验的信息。验的信息。6. 实验步骤实验步骤 (1).把把PLD实验板接至实验板接至FD-CES实验仪上。实验仪上。注意注意上右上右插座
8、不要连。插座不要连。 (2).使用使用Synario输入逻辑设计，编译生成输入逻辑设计，编译生成熔丝图文件，下载到熔丝图文件，下载到ispLSI2096。 (3).按下按下FD-CES实验仪控制台的实验仪控制台的STEP键，键，使数码管的小数点全亮。使数码管的小数点全亮。 (4).实验操作实验操作: a.使使K8K16处于非有效状态。处于非有效状态。 b.置置K0K7为为10010110，使，使74244导通导通至至IDB，并使，并使74373接数。接数。 c.置置KOK7为为11110000，使，使74244导通，导通，并使并使74374接数。接数。 d.关闭关闭74244。 e.使使743
9、73输出至输出至IDB，并写入，并写入M(6116)中。中。 f.使使74374输出至输出至IDB，并使，并使74373接数。接数。 g.读出读出M至至IDB，并使，并使74374接数接数 。 h.使使74373输出至输出至IDB，并使，并使74377接数，接数，L0L7为为11110000使使74374输出至输出至IDB，并使，并使74377接数，接数，L0L7为为10010110。二二 运算器部件实验运算器部件实验1.实验器材实验器材 FD-CES实验仪一台，实验仪一台，PLD实验板一块。实验板一块。2.实验要求实验要求 设计一个简单的运算器模块，它包括寄设计一个简单的运算器模块，它包括寄
10、存器、运算器存器、运算器ALU、数据输入、数据输入(开关开关)和数据和数据输出输出(LED)通道。通道。3.实验框图实验框图 见图见图2所示。所示。图图2 运算器部件实验框图运算器部件实验框图4. 实验原理实验原理 本实验中，本实验中，IDB为数据总线，为数据总线，IDB7IDB0接至接至L7L0显示总线信息。显示总线信息。 74244为为8位三态门，位三态门，OE=0时，把时，把K0K7的数的数据输入到据输入到IDB上。上。 BUF为为74244，它接通至，它接通至ALU的输出的输出F端。端。 74377为为8位位D触发器，触发器，CK为上跳有效时钟，为上跳有效时钟，EN为允许输入为允许输入
11、(恒接为恒接为0)。74377的输出至的输出至ALU的的A端。端。 74373为为8位透明锁存器，位透明锁存器，GT为接数门控端，为接数门控端，OE为输出允许端为输出允许端(恒接为恒接为0)，74373的输出至的输出至ALU的的B端。端。 ALU为为8位逻辑运算部件，它的输出为位逻辑运算部件，它的输出为F0F8，(其中其中F8为进位输出为进位输出)。它可有如下。它可有如下8种功能，具体种功能，具体由开关由开关K13、K14、K16选择选择: F=A+B 允许有进位输入允许有进位输入(K9)和进位输出和进位输出(L9)。 F=A+l 允许有进位输入允许有进位输入(K9)和进位输出和进位输出(L9
12、)。 F=A B， F=A B, F=B, F=A, F=全全1， F=全零。全零。5. 实验设计实验设计 在使用在使用PLD实验板完成本实验时，需注意以下几实验板完成本实验时，需注意以下几个问题个问题: (1).读入记读入记ispLSI2096部件实验引脚定义表。部件实验引脚定义表。 (2).需定义需定义U244AOA7、F0F8 、U377Q0Q7、U373Q0Q7和它们的控制信号和它们的控制信号U244OE、FOE、U373CK、U373OE、U377CK、U377EN为内部为内部NODE，U377为为REG类型类型,U373为透明锁存器为透明锁存器(同总同总线部件实验线部件实验)。(3
13、).IDB0IDB7为双向引脚，它有两个三态输入为双向引脚，它有两个三态输入:U244和和ALU输出输出F，可同总线部件实验方法加以定，可同总线部件实验方法加以定义。义。(4).ALU设计时，可使用设计时，可使用ABEL-HDL的加法的加法(+),但要但要注意，如直接把两个注意，如直接把两个8位数相加，例位数相加，例F=A+B(A、B均均为为8位集合位集合)，它采用全并行加法，可能会使逻辑表达，它采用全并行加法，可能会使逻辑表达式过于复杂，无法适配至式过于复杂，无法适配至2096中，可分成两个四位中，可分成两个四位并行加法，其间为串行进位，可大大简化逻辑表达式。并行加法，其间为串行进位，可大大
14、简化逻辑表达式。 下面以下面以4位加法和逻辑与功能为例，说明设计方法。位加法和逻辑与功能为例，说明设计方法。 A0A3、B0B3为两个为两个4位输入，位输入，CN为进位输入，为进位输入，X为功能选择为功能选择:X=0，加法，加法;X=1，逻辑与，逻辑与，F0F3为为输出，输出，F4为进位输出，可如下设计为进位输出，可如下设计ABEL-HDL表达表达式式:F4.F0=(X=0)&(0,A3.A0+0,B3.B0+0,0,0,0,CN) #(X=1)&(CN,A3.A0+CN,B3.B0);6. 实验步骤实验步骤 (1).使用使用Synario输入逻辑设计，编译生成输入逻辑设计，编译生成熔丝图文件
15、。熔丝图文件。 (2).把把PLD实验板右下方实验板右下方50芯插座与实验仪芯插座与实验仪相连。相连。 (3).按下实验仪控制台的按下实验仪控制台的STEP键，使数码键，使数码管的小数点全亮。管的小数点全亮。(4).实验操作实验操作: a.置置K0K7为为10010110，使，使74244导通，并使导通，并使74377接数。接数。 b.置置K0K7为为11111001，使，使74244导通至导通至IDB，并使并使74373接数。接数。 c.分别置分别置ALU为为8种功能，并使种功能，并使ALU输出至输出至IDB，检查结果是否正确检查结果是否正确(包括加法时的进位输人和输出包括加法时的进位输人和输出)。三三 存储部件实验存储部件实验存储器部件实验请大家自己参考实验讲义。存储器部件实验请大家自己参考实验讲义。
