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1、 将教材第四章的将教材第四章的4.4、4.5、4.6三部分归类为典三部分归类为典型时序电路的设计，列为第六章；型时序电路的设计，列为第六章； 将教材第五章内容归类为一般时序电路的设将教材第五章内容归类为一般时序电路的设计，列为第七章。计，列为第七章。 望复习整理时予以注意。望复习整理时予以注意。提提 示示6.1 计数器计数器6.2 寄存器寄存器6.5 节拍分配器节拍分配器第六章第六章 典型同步时序电路的设计典型同步时序电路的设计6.3 移位寄存器移位寄存器6.4 移位寄存器型计数器移位寄存器型计数器 典型时序电路的状态数量是已知的，其转换比典型时序电路的状态数量是已知的，其转换比较简单、明确，
2、规律性强，一般不用化简，较容易较简单、明确，规律性强，一般不用化简，较容易进行状态分配。进行状态分配。 而一般时序电路的设计，主要讨论原始状态图而一般时序电路的设计，主要讨论原始状态图的建立、状态的化简、状态的分配等问题。的建立、状态的化简、状态的分配等问题。典型同步时序电路的设计实现典型同步时序电路的设计实现（1） 基于触发器的设计基于触发器的设计（2） 基于中规模时序器件的设计基于中规模时序器件的设计（3）基于硬件描述语言的建模）基于硬件描述语言的建模1）根据已知的状态数画出状态图；）根据已知的状态数画出状态图；2）对状态进行编码；）对状态进行编码；3）画出编码后的卡诺图形式的状态表（状态
3、矩阵）；）画出编码后的卡诺图形式的状态表（状态矩阵）；4）写出状态方程；）写出状态方程；5）选择触发器类型（本课程要求）选择触发器类型（本课程要求D或或JK）；）；6）求出触发器的最简激励方程；）求出触发器的最简激励方程；7）画出规范的电路图；）画出规范的电路图；8）进行必要的讨论。）进行必要的讨论。基于触发器的典型同步时序电路设计步骤基于触发器的典型同步时序电路设计步骤状态方程法（掌握）状态方程法（掌握）激励表法、卡诺图分区法、激励表法、卡诺图分区法、状态图法（自学）状态图法（自学）S1S3S2S4Sm 计数器是一种对计数器是一种对CP脉冲进行计数的逻辑电路，它脉冲进行计数的逻辑电路，它的状
4、态图为一个环，环中状态数的状态图为一个环，环中状态数 m 称为计数器的模。称为计数器的模。6.1 计数器计数器CP脉冲的有效脉冲的有效沿到来时改变状沿到来时改变状态态 计数器的分类计数器的分类 按数制：二进制计数器、十进制计数器、按数制：二进制计数器、十进制计数器、 任意进制计数器任意进制计数器 按功能：加法计数器、减法计数器、可逆计数器按功能：加法计数器、减法计数器、可逆计数器 按时序：异步计数器（串行计数）、按时序：异步计数器（串行计数）、 同步计数器（并行计数）同步计数器（并行计数） 按码制：任意编码计数器按码制：任意编码计数器6.1.1 二进制同步计数器的设计与描述二进制同步计数器的设
5、计与描述例例例例1 1：试用：试用：试用：试用D D触发器设计一个四位二进制同步加触发器设计一个四位二进制同步加触发器设计一个四位二进制同步加触发器设计一个四位二进制同步加1 1计数器。计数器。计数器。计数器。1）状态图：）状态图：01512345142）状态编码：）状态编码：Q4Q3Q2Q100000001001000110100111011110101Q4(t) Q3(t) Q2(t) Q1(t)Q4(t+1) Q3(t+1) Q2(t+1) Q1(t+1)0 0 0 00 0 0 10 0 0 10 0 1 00 0 1 00 0 1 10 0 1 10 1 0 00 1 0 00 1
6、0 10 1 0 10 1 1 01 1 1 01 1 1 11 1 1 10 0 0 0状态转移表（次态真值表）状态转移表（次态真值表）3 3）建立卡诺图形式的状态表（状态矩阵）：）建立卡诺图形式的状态表（状态矩阵）：）建立卡诺图形式的状态表（状态矩阵）：）建立卡诺图形式的状态表（状态矩阵）：4 4）求状态方程：）求状态方程：）求状态方程：）求状态方程：5 5）采用）采用）采用）采用D D触发器实现，触发器实现，触发器实现，触发器实现，QQ(t+1)(t+1)=D=D。6 6）与求出的状态方程比对，即可直接得出激励方程：）与求出的状态方程比对，即可直接得出激励方程：）与求出的状态方程比对，即
7、可直接得出激励方程：）与求出的状态方程比对，即可直接得出激励方程：整理可得整理可得=1&DQQDQQDQQDQQ=1=1&CPQ1Q2Q3Q47）画出电路图）画出电路图4321 当采用当采用D触发器构造二进制同步计数器时，随位数触发器构造二进制同步计数器时，随位数的增加，触发器输入端的增加，触发器输入端D的表达式结构是有规律的。即的表达式结构是有规律的。即任意位二进制加任意位二进制加1计数器，采用计数器，采用D触发器设计时，满足：触发器设计时，满足：8）分析）分析你能根据此规律，画出五位二进制加你能根据此规律，画出五位二进制加1计数器的电路图吗？计数器的电路图吗？例例例例2 2：试用：试用：试
8、用：试用JKJK触发器设计一个四位二进制同步加触发器设计一个四位二进制同步加触发器设计一个四位二进制同步加触发器设计一个四位二进制同步加1 1计数器。计数器。计数器。计数器。1） 4）同例）同例1，得到状态方程并整理，得到状态方程并整理JK触发器形式触发器形式5）用）用JK触发器触发器6）比较，求出）比较，求出Ji和和Ki6 6）激励方程）激励方程）激励方程）激励方程J3=K3=Q2Q1J2=K2=Q1J1=K1=1J4=K4=Q3Q2Q17）电路图）电路图见教材见教材P201 当采用当采用JK触发器构造二进制同步计数器时，随位数的增加，触发器触发器构造二进制同步计数器时，随位数的增加，触发器
9、输入端输入端J、K的表达式结构是有规律的。即任意位二进制加的表达式结构是有规律的。即任意位二进制加1计数器，采用计数器，采用JK触发器设计时，满足：触发器设计时，满足：8）分析）分析你能根据此规律，画出五位二进制加你能根据此规律，画出五位二进制加1计数器的电路图吗？计数器的电路图吗？以下激励表法、卡诺图分区法课件以下激励表法、卡诺图分区法课件供学生自学时参考！供学生自学时参考！例：试用例：试用例：试用例：试用JKJK触发器设计一个四位二进制同步加触发器设计一个四位二进制同步加触发器设计一个四位二进制同步加触发器设计一个四位二进制同步加1 1计数器。（激励表法）计数器。（激励表法）计数器。（激励
10、表法）计数器。（激励表法） JKJK触发器激励表触发器激励表触发器激励表触发器激励表4）根据）根据JK触发器激励表建立激励矩阵触发器激励表建立激励矩阵激励方程激励方程激励方程激励方程J3=K3=Q2Q1J2=K2=Q1J1=K1=15 5）激励方程）激励方程）激励方程）激励方程J3=K3=Q2Q1J2=K2=Q1J1=K1=1J4=K4=Q3Q2Q16）电路图）电路图见教材见教材P201 当采用当采用JK触发器构造二进制同步计数器时，随位数的增加，触发器触发器构造二进制同步计数器时，随位数的增加，触发器输入端输入端J、K的表达式结构是有规律的。即任意位二进制加的表达式结构是有规律的。即任意位二
11、进制加1计数器，采用计数器，采用JK触发器设计时，满足：触发器设计时，满足：7）分析）分析将将例例1中中D触发器的激励方程变形，也可得出用触发器的激励方程变形，也可得出用JK触发器设计时的规律触发器设计时的规律例：已知四位二进制同步加例：已知四位二进制同步加1计数器的状态表，试用状态方程法并采用计数器的状态表，试用状态方程法并采用 JK触发器进行设计。触发器进行设计。用状态方程法求解用状态方程法求解将根据状态表求出的状态方程转换成将根据状态表求出的状态方程转换成J-K触发触发器特性方程器特性方程 形式，求出激励方程形式，求出激励方程J , K。阻塞法阻塞法与特性方程比较，有与特性方程比较，有J
12、4=K4=Q3Q2Q1余下内容，请同学自己完成余下内容，请同学自己完成Q3原变量区原变量区例：已知四位二进制同步加例：已知四位二进制同步加1计数器的状态表，试用卡诺图分区法并采计数器的状态表，试用卡诺图分区法并采 用用JK触发器进行设计。触发器进行设计。根据根据J-K触发器特性方程触发器特性方程 的特点，在现态的的特点，在现态的反变量区求反变量区求 J ,在现态的原变量区求在现态的原变量区求 。例如：在例如：在Q3的原变量区域（子卡诺图），可求得的原变量区域（子卡诺图），可求得K3，进而求得进而求得K3。在在 Q3 的反变量区域（子卡诺图），可求得的反变量区域（子卡诺图），可求得 J3 。余下
13、内容，请同学自己完成余下内容，请同学自己完成上上述述逻逻辑辑电电路路也也可可以以用用Verilog HDL语语言言来来描描述述，然然后后通通过过EDA工工具具的的输输入、综合、适配、仿真、下载等设计步骤，在可编程器件中形成电路。入、综合、适配、仿真、下载等设计步骤，在可编程器件中形成电路。module counter (cp, dataout) ; input cp ; output 3:0 dataout ; reg 3:0 dataout ; always (posedge cp)dataout CPQDQCQBQA思考：电路的实用性？思考：电路的实用性？电路的复位状态？电路的复位状态？电
14、路状态的预置？电路状态的预置？如何满足迭代设计的要求？（使能输入、模溢出）如何满足迭代设计的要求？（使能输入、模溢出） 需要在主要功能之上增加一些辅助功能，对电路进行需要在主要功能之上增加一些辅助功能，对电路进行重新设计。重新设计。/CLR /LDPT CP QDQCQBQARCO说明说明0 00000清零清零1111 DCBA*并行置数并行置数11111加加1*计数计数0 QDQCQBQA*保持保持 0 QDQCQBQA0保持保持*当计数器计为当计数器计为1111，且，且T=1时，时，RCO=1。0二进制计数器的功能表：二进制计数器的功能表：教材教材P207，实现该功能的逻辑图，即传统逻辑器
15、件，实现该功能的逻辑图，即传统逻辑器件74LS163。module v163 (clrn, clk, enp, ent, ldn, din, qout, rco) ; input clrn, clk, ent, enp, ldn ; input 3:0 din ; output 3:0 qout ; output rco ; reg 3:0 qout ; always ( posedge clk ) begin if ( clrn ) qout = 0 ; else if ( ! ldn ) qout = din ; else if ( enp & ent = 1 ) qout = qout
16、+ 1 ; else qout = qout ; end assign rco = ( qout=4b1111 & ent ) ? 1 : 0 ;endmodule基于基于Verilog HDL的设计模型的设计模型描述时序操作描述时序操作描述组合逻辑描述组合逻辑在在Quartus中进行功能仿真中进行功能仿真module veri163 (clrn, clk, enp, ent, ldn, din, qout, rco) ; input clrn, clk, enp, ent, ldn ; input 3:0 din ; output 3:0 qout ; output rco; reg 3:0
17、 qout ; reg rco ; always ( posedge clk ) begin if ( ! clrn ) qout = 0 ;else if ( ! ldn ) qout = din ; else if ( ent & enp = 1) qout = qout + 1 ; else qout = qout ; end always ( ent or qout ) beginif ( qout = 4b1111 & ent ) rco = 1 ;else rco = 0 ; endendmodule组合逻辑的另外组合逻辑的另外一种描述！一种描述！占用资源相同占用资源相同FPGA资
18、源资源使用情况使用情况在在Quartus 中形成中形成 veri163 veri163 模块模块的逻辑符号的逻辑符号例例3：用：用JK触发器设计二进制模触发器设计二进制模5计数器。状态图如下：计数器。状态图如下：000001010011100Q2Q1Q0解解: 需要三个触发器，有三个无关态需要三个触发器，有三个无关态101、110、111。状态表状态表依据激励方程给出无关状态的检查：依据激励方程给出无关状态的检查：经经检检查查，本本设设计计可可以以自启动。自启动。电路图：电路图：000001010011100Q2Q1Q0画出完全状态图，实用性分析。画出完全状态图，实用性分析。111101110
19、引起受控电路的误动作？引起受控电路的误动作？000001010011100Q2Q1Q0其余状态其余状态采用采用Verilog HDL建模建模module M5_counter ( clk, q ) ; input clk ; output 2:0 q ; reg 2:0 q ; always (negedge clk) case (q) 3b000 : q = 3b001 ; 3b001 : q = 3b010 ; 3b010 : q = 3b011 ; 3b011 : q = 3b100 ; 3b100 : q = 3b000 ; default : q = 3b000 ; endcasee
20、ndmodule与状态转移表存在与状态转移表存在某种对应关系。某种对应关系。同学可到实验室完成仿真！同学可到实验室完成仿真！例例4：建立多种编码十进制计数器的状态图。：建立多种编码十进制计数器的状态图。 十进制计数器状态图十进制计数器状态图S0S9S1S2S3S4S8S7S6S5分析：应采用分析：应采用4个触发器（个触发器（Q3Q2Q1Q0），），6个无关态的个无关态的 次态设为次态设为S0其余状态其余状态按要求对按要求对S0S9进行编码，可得到任意编码十进行编码，可得到任意编码十进制计数器的状态图。进制计数器的状态图。 一种自然编码十进制计数器状态图一种自然编码十进制计数器状态图011011
21、1101111000100110101110110111001011其余状态其余状态Q3Q2Q1Q0 8421码十进制计数器状态图码十进制计数器状态图0000100100010010001101001000011101100101其余状态其余状态 余余3码十进制计数器状态图码十进制计数器状态图0011110001000101011001111011101010011000其余状态其余状态 2421码十进制计数器状态图码十进制计数器状态图0000111100010010001101001110110111001011其余状态其余状态 格雷格雷BCD码十进制计数器状态图码十进制计数器状态图0000
22、100000010011001001101100010001010111其余状态其余状态能否建立一个基于能否建立一个基于Verilog HDL的十进制计数器基础模型？的十进制计数器基础模型？module M10_counter ( clk, reset, q, rco ) ; parameter S0=4B0000, S1=4B0001, S2=4B0010, S3=4B0011, S4=4B0100, S5=4B0101, S6=4B0110, S7=4B0111, S8=4B1000, S9=4B1001; input clk, reset ; output 3:0 q ; output
23、rco ; reg 3:0 q ; assign rco = (q=S9) ? 1 : 0；/增加进位输出增加进位输出 always (posedge clk) begin if (!reset) q=S0; /同步复位同步复位 else case (q) /状态转移表描述状态转移表描述 S0 : q = S1; S1 : q = S2; S9 : q = S0; default : q = S0; /其他状态其他状态 endcase endendmodule修改，实现不修改，实现不同编码的十进同编码的十进制计数器。制计数器。同学自行完成仿真验证同学自行完成仿真验证若用门级描述若用门级描述？通
24、用性？通用性？基于基于Verilog HDL的的同步时序电路设计模板同步时序电路设计模板module 模块名（端口名列表）；模块名（端口名列表）； parameter /定义参数定义参数 input /定义输入定义输入 output /定义输出定义输出 reg /定义定义always中的被赋值变量中的被赋值变量 /门级描述组合部分门级描述组合部分 assign /描述组合部分描述组合部分 always (组合输入信号列表组合输入信号列表) begin /阻塞赋值（阻塞赋值（=） /if_else、case、for行为语句行为语句 end always (边沿信号列表边沿信号列表) / 时序部分
25、描时序部分描述述 begin /非阻塞赋值（非阻塞赋值（=） /if_else、case、for行为语句行为语句 endendmodule作业：作业：补充题补充题1）用）用JK触发器设计模触发器设计模12自然二进制编码计数器。自然二进制编码计数器。2）用）用Verilog HDL描述描述4位格雷码计数器。位格雷码计数器。6.1.2 MSI计数器计数器74LS163及其应用及其应用逻辑符号逻辑符号 74LS163是是一一个个最最常常用用的的四四位位同同步步二二进进制制计计数数器器，是是一一个个全全同同步步器器件件，其其输输出出仅仅在在CLK上上升升沿沿改改变变。应应通通过过阅阅读读P207的的逻
26、逻辑辑图图，熟熟记记功功能能表表和和逻逻辑辑符符号号，重重点点是是有有关关电电路路的分析与的分析与Verilog HDL建模。建模。同步清同步清“0”；同步置数；同步置数；状态保持；状态保持；加加“1”计数。计数。功能：功能：74LS163功能表功能表请同学阅读请同学阅读P208关于关于74LS163的状态表，应发现的状态表，应发现QD是高位，是高位，QA是低位。是低位。/ M1010Q3Q1例例1：分析下列电路的逻辑功能。：分析下列电路的逻辑功能。反馈接同步清零反馈接同步清零状态变化表：状态变化表：Q3Q2 Q1Q00 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0
27、0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 功能：功能：0、1、2、10的模的模11计数器。计数器。CP“1”&1RCO11 通过例通过例1可知，增加适当的反馈逻辑，可用可知，增加适当的反馈逻辑，可用单片单片74LS163构造实现构造实现M16的计数器电路。的计数器电路。这类电路的分析方法：这类电路的分析方法：1）设定电路初态；）设定电路初态；2）计算反馈；）计算反馈；3）查功能表；）查功能表；4）得到电路的次态；）得到电路的次态；直到出现状态循环直到出现状态循环5）状态循环中的状态数即为计数器的模。）状态循环中的状态数即为计数器的模。构
28、造这类电路时，涉及到：构造这类电路时，涉及到：1）跳越的概念）跳越的概念2）反馈电路的设计）反馈电路的设计 跳越的概念跳越的概念 当利用模为当利用模为 2n 的计数器实现模的计数器实现模 m 2n的计数器时，的计数器时，需要从需要从2n个状态中跳过个状态中跳过 K = 2n m 个多余状态，即保证个多余状态，即保证计数器的正常循环中不会出现多余状态。计数器的正常循环中不会出现多余状态。 例例1的模的模11计数器就是在模计数器就是在模16的基础上跳过若干的基础上跳过若干个状态实现的。个状态实现的。起跳状态起跳状态调整后起跳状态的次态调整后起跳状态的次态需跳过的需跳过的5个个多余状态多余状态000
29、0000100100011010010001001011101100101110010111010110111101111 如果起跳状态为如果起跳状态为Sa，且需跳过且需跳过K个状态，则个状态，则Sa的次的次态应从态应从Sa+1调整为调整为Sa+K+1。一般情况下，系统的复位信号使电路进入初态一般情况下，系统的复位信号使电路进入初态S0CP“1”&1RCO11&reset 若电路在某时刻进入多余状态（无用状态），可能若电路在某时刻进入多余状态（无用状态），可能出现三种情况。出现三种情况。1）经过有限节拍，自动进入有效状态循环。）经过有限节拍，自动进入有效状态循环。2）停在某个无用状态不再转换。
30、）停在某个无用状态不再转换。3）在无用状态中循环。）在无用状态中循环。2）、）、3）是设计中要解决的问题）是设计中要解决的问题例例1的设计，满足的设计，满足1），为什么？请分析一下。），为什么？请分析一下。反馈电路的设计反馈电路的设计 预置位法预置位法就是当出现起跳状态就是当出现起跳状态Sa时，利用组合时，利用组合逻辑产生预置位有效电平，反馈接到控制输入端，在下逻辑产生预置位有效电平，反馈接到控制输入端，在下一个时钟有效沿到来时，使电路进入一个时钟有效沿到来时，使电路进入Sa+K+1 状态。状态。 高有效预置位电平一般由高有效预置位电平一般由Sa状态中所有的状态中所有的“1”相相与产生；低有效
31、预置位电平一般由与产生；低有效预置位电平一般由Sa状态中所有的状态中所有的“1”与非产生与非产生 。 利利用用单单片片74LS163构构造造 m 16时，可使用时，可使用74LS163级联扩展实现。级联扩展实现。 思路：利用计数控制输入端思路：利用计数控制输入端ENT和和ENP、向上进位输向上进位输出端出端RCO、ENT与与RCO的关系进行级联扩展。的关系进行级联扩展。扩展示意图扩展示意图123这种级联方式的速度较快，体现在：这种级联方式的速度较快，体现在：111011111111不等不等1片计到片计到1111，2、3两片已提前建立两片已提前建立RCO，一旦一旦1片的片的RCO建立，各片立刻计
32、数。建立，各片立刻计数。例例4：分析用：分析用74LS163构造的二进制计数器的模。构造的二进制计数器的模。解：两片级联（最大模解：两片级联（最大模256），起跳状态为），起跳状态为 (00101111) 2 (47) 10 ，生生 成预置位信号反馈接到成预置位信号反馈接到/CLR，跳越次态，跳越次态0。 所以，计数状态从所以，计数状态从0、1、2、.、47、0、1、， 模为模为48。CP“1”&“1”12例例5：分析用：分析用74LS163构造的计数器的模。构造的计数器的模。CP“1”&“1”121&解：解：M1=8，M2=7， M=M1M2=56计数状态计数状态:00h 10h 60h 0
33、7h 17h 67hmodule counter_M ( clrn, clk, enp, ent, ldn, din, qout, rco ) ; parameter din_width = d6; parameter qout_width = d6; parameter counter_size = d60; input clrn, clk, ent, enp, ldn ; input din_width-1 : 0 din ; output qout_width-1 : 0 qout ; output rco ; reg qout_width-1 : 0 qout ; always ( p
34、osedge clk ) begin if ( clrn ) qout = 0 ; else if ( !ldn ) qout = din; else if ( enp & ent=1 ) if ( qout=counter_size-1 ) qout = 0 ;else qout = qout + 1 ; else qout = qout ; end assign rco=(qout=counter_size-1 & ent) ? 1 : 0 ;endmodule基于基于Verilog HDL的任意模数计数器？的任意模数计数器？参数化设计，参数化设计，M=60计数状态：计数状态：0 coun
35、ter_size-1 如何实现？如何实现？din counter_size-1 同时实现？同时实现？模模60计数器在计数器在Quartus中进行功能仿真中进行功能仿真在在Quartus中形成参数化的计数器模块中形成参数化的计数器模块调整参数设计一个模调整参数设计一个模100的计数器：的计数器：模模100计数器在计数器在Quartus中进行功能仿真中进行功能仿真思考题：思考题：根据可逆计数器的状态图，建立根据可逆计数器的状态图，建立Verilog HDL模型。模型。000011111101001010100110X / Z0/00/00/01/01/01/00/00/00/00/00/11/11
36、/01/01/01/06.1.4 74LS163的其它应用的其它应用将将74LS163计数器用作寄存器计数器用作寄存器 只要将置数控置输只要将置数控置输入端入端/LD接接“0”，则当，则当CLK有效沿到来时，数有效沿到来时，数据输入端据输入端D、C、B、A的状态就被寄存，反映的状态就被寄存，反映在在QDQC QBQA。CP0输入输入D0D1D2D3输出输出 将将74LS163计数器用作移位寄存器计数器用作移位寄存器CP011DinDout启动清零启动清零QD QC QB QA0 0 0 00 0 0 Din00 0 Din0 Din10 Din0 Din1 Din2Din0 Din1 Din2
37、 Din3信号延时信号延时串行输入、串行输出串行输入、串行输出串行输入、并行输出串行输入、并行输出将将74LS163用作分频器用作分频器逻辑符号逻辑符号CP1信号频率：信号频率：CP2，二分频，二分频信号频率：信号频率：CP4，四分频，四分频信号频率：信号频率：CP8，八分频，八分频信号频率：信号频率：CP16，十六分频，十六分频信号波形见教材信号波形见教材P209F如何获得如何获得6、10、12的分频信号呢？的分频信号呢？例：请分析图示电路的逻辑功能。例：请分析图示电路的逻辑功能。FCP1011启动启动解：这类电路的分析过程是，从启动解：这类电路的分析过程是，从启动功能开始，得到初态（现态）
38、，根据功能开始，得到初态（现态），根据电路连接及功能表，求得次态；电路连接及功能表，求得次态；统计构成循环的脉冲数，分析输出统计构成循环的脉冲数，分析输出F的特性。的特性。QDQCQBQA0 0 0 00 1 1 00 1 1 11 0 0 01 1 1 01 1 1 1功能：功能：F 的信号频率是的信号频率是CP的六分频。的六分频。FFCP101启动启动例：请分析图示电路的逻辑功能。例：请分析图示电路的逻辑功能。QDQCQBQA0 0 0 00 0 1 00 0 1 10 1 0 00 1 1 00 1 1 11 0 0 01 0 1 01 0 1 11 1 0 01 1 1 01 1 1
39、1置数置数置数置数置数置数置数置数功能：功能：F 的信号频率是的信号频率是CP的的12分频。分频。6.1.5 其它类型的其它类型的MSI计数器简介计数器简介 74LS161除除/CLR为异步清零外，其余功能和为异步清零外，其余功能和74LS163相同。适合采用强置位法构造任意进制计数器。相同。适合采用强置位法构造任意进制计数器。 74LS160和和74LS162分别类似分别类似74LS161和和74LS163，但但它们是模它们是模10计数器，又称十进制计数器，当计数器，又称十进制计数器，当QDQC QBQA=1001 时时, RCO=1。 74LS169是同步四位二进制可逆计数器，希望同学查是同步四位二进制可逆计数器，希望同学查找并了解其逻辑符号和功能表。找并了解其逻辑符号和功能表。作业：作业：P228 4.13 4.14 4.18补充题：补充题： （1）使用）使用74LS163构造余构造余3码十进制计数器。码十进制计数器。（2）用）用Verilog HDL描述余描述余3码的码的39模模7计数器。计数器。
