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1、第第6章章 幅幅员设计准那么准那么 Rule for performance引言设计规那么(TopologicalDesignRule)上华0.6umDPDMCMOS工艺拓扑设计规那么设计规那么的运用幅员设计准那么(Ruleforperformance)匹配抗干扰寄生的优化可靠性 典型的典型的IC设计流程设计流程行为描画行为描画行为级综合行为级综合逻辑综合逻辑综合幅员综合幅员综合掩膜掩膜 将行为级描画将行为级描画HDL转转 换成存放器传输级换成存放器传输级RTL的的 构造描画构造描画 将将逻辑级的行的行为描画描画 形状形状转移移图、布、布尔方程、真方程、真值表、表、 转换成成逻辑级的构造描画的
2、构造描画逻辑门 的网表；的网表； 逻辑优化化 逻辑仿真，采用硬件仿真仿真，采用硬件仿真PLD、FPGA 测试综合提供自合提供自动测试图性生成，可消性生成，可消 除除设计中的冗余中的冗余逻辑，诊断断设计中的中的 不可不可测逻辑构造构造将门级网表转化成幅员将门级网表转化成幅员完成规划、布线完成规划、布线A. 总体设计流程总体设计流程LVSLayout versus SchematicB. 规划、布线流程规划、布线流程网表输入网表输入布图规划布图规划规划规划全局布线全局布线详细布线详细布线幅员参数提取幅员参数提取一致性检查一致性检查后模拟后模拟幅员生成幅员生成掩膜文件掩膜文件将幅员寄生参数引入将幅员
3、寄生参数引入电路图，模拟检查电路的时序电路图，模拟检查电路的时序及速度等能否仍符合要求及速度等能否仍符合要求POST SIMULATIONplace & route概述电路的设计及模拟验证决议电路的组成及相关的参数，但仍不是实体的废品，集成电路的实践废品须经晶片厂的制造；幅员设计师的任务是将所设计的电路转换为图形描画格式，即设计工艺过程需求的各种各样的掩膜版，定义这些掩膜版几何图形的过程即Layout；层次化、模块化的规划方式可提高规划的效率；引言芯片加工：从幅员到裸片制版加工是一种多层平面“印刷和叠加过程，但中间能否会带来误差？人工幅员设计的必要性需求人工设计幅员的场所1、数字电路幅员单元库
4、的建立2、绝大部分的数模混合电路3、其它自动布线不能满足要求的设计在Layout的过程中要遭到几个要素的限制：1、设计规那么数字和模拟电路2、匹配问题主要针对模拟电路3、噪声思索主要针对模拟电路设计规那么设计规那么的目的是确定掩膜版的间距，它是提高器件密度和提高废品率的折衷产物。设计规那么决议最小的逻辑门，最小的互连线，因此可以决议影响延迟的寄生电阻，电容等。设计规那么常表达为，是最小栅长的0.5倍。影响匹配的一些要素晶体管的匹配问题用大小一致的晶体管把大晶体管分解为几个大小一样的晶体管一切要匹配的晶体管的电流方向要求一致一切匹配的器件都要求有一样的边境条件，假设不同，那么要加虚伪dummy器
5、件差分对要采用共质心设计参与虚伪器件使一切的器件都有一样的边境条件大晶体管的幅员估算结寄生电容非常重要，当需求最小化结寄生电容时，可以用两个晶体管共用一个结。共质心设计对于匹配非常关键的差分对，一定要求做到共质心共质心的意思构建两个关于某一个中心点完全对称幅员这样的益处在x和y方向的工艺变化被抵消掉了电容可以用两层多晶中间夹着一层二氧化硅来实现主要的误差源是腐蚀过度和二氧化硅厚度变化。普通腐蚀过度是主要要素，可以经过添加面积来使误差到达最小化。为了使匹配到达最好，我们将前面晶体管匹配援用到电容中。电容的匹配电阻的匹配多晶硅电阻：与电压无关；有较高的温度系数。分散区或离子注入区结,阱，或基区：电
6、阻较高；阻值依赖于电阻两端的电压噪声思索为了最大限制减小来自于数字电路与衬底和模拟电路电源的耦合，需求采取一些特殊的措施首先是数字电路和模拟电路必需用不同的电源线：理想的情况是数字电路和模拟电路的电源只能在片外相连，实践上往往做不到。最少要做到：假设一个压焊点既给模拟电路供电又给数字电路供电，要从该压焊点引出两条线分别给模拟电路和数字电路供电电源线掩蔽技术掩蔽技术可以防护来自于或者去向衬底的电容耦合。可以减小两条金属线之间的cross-talk所设计的幅员：引言加工后得到的实践芯片幅员例子：引言引言加工过程中的非理想要素制版光刻的分辨率问题多层版的套准问题外表不平整问题流水中的分散和刻蚀问题梯
7、度效应引言处理方法厂家提供的设计规那么(topologicaldesignrule)，确保完成设计功能和一定的芯片废品率，除个别情况外，设计者必需遵照设计者的设计准那么(ruleforperformance)，用以提高电路的某些性能，如匹配，抗干扰，速度等设计规那么(topologicaldesignrule)根本定义(Definition)WidthSpaceSpaceEnclosureExtensionExtensionOverlap1.请记住这些称号的定义2.后面所引见的layoutrules必需熟记，在画layout时须遵守这些规那么。设计规那么宽度间距伸展重叠覆盖上华0.6umDPD
8、MCMOS工艺拓扑设计规那么N-wellactiveP+implantN+implantpoly1metal1contactviametal2poly2幅员的层定义HighResistor设计规那么Nwell符号尺寸含义1.a3.0阱的最小宽度1.b4.8不同电位阱的阱间距1.c1.5一样电位阱的阱间距P+ActiveP+N+N+ActiveaecdfbgN阱层设计规那么NwellP+ActiveP+N+N+Activeaecdfbg符号尺寸含义1.d0.4阱对其中N+有源区最小覆盖1.e1.8阱外N+有源区距阱最小间距1.f1.8阱对其中P+有源区最小覆盖1.g0.4阱外P+有源区距阱最小间
9、距设计规那么active符号尺寸含义2.a0.6用于互连的有源区最小宽度2.b0.75最小沟道宽度2.c1.2有源区最小间距N+P+N+N+P+bbc.2c.4c.3c.1aa有源层设计规那么poly1符号尺寸含义4.a0.6用于互连的poly1最小宽度4.b0.75Poly1最小间距4.c0.6最小NMOS沟道长度4.d0.6最小PMOS沟道长度N+P+eeggbbcabdff可做可做MOS晶体管晶体管栅极、极、导线、poly-poly电容的容的下极板下极板多晶硅1设计规那么poly1符号尺寸含义4.e0.6硅栅最小出头量4.f0.5硅栅与有源区最小内间距4.g0.3场区poly1与有源区最
10、小内间距N+P+eeggbbcabdff可做可做MOS晶体管晶体管栅极、极、导线、poly-poly电容的容的下极板下极板设计规那么HighResistor符号尺寸含义5.a2.0高阻最小宽度5.b1.0高阻最小间距5.c1.0高阻对poly2的最小覆盖5.d1.0高阻与poly2的间距在在Poly2上定上定义高阻区高阻区abcd/ffeh设计规那么HighResistor符号尺寸含义5.e0.6高阻与poly2电阻接触孔间距5.f0.8高阻与低阻poly2电阻的间距5.g0.5高阻与有源区的间距5.h1.0高阻与poly1电阻的间距其上制止布其上制止布线高阻高阻层定定义电阻阻长度度Poly2
11、定定义电阻阻宽度度abcd/ffeh设计规那么poly2符号尺寸含义6.a1.2poly2做电容时的最小宽度6.b1.0poly2做电容时的最小间距6.c0.53.2Poly2与有源区的最小间距做关键电容时的间距6.d1.5电容底板对顶板的最小覆盖6.e0.8电容Poly2对接触孔最小覆盖6.f-Poly2不能在有源区上6.g-Poly2不能跨过poly1边沿可做多晶可做多晶连线、多晶、多晶电阻和阻和poly-poly电容容的上极板的上极板abcdeij多晶硅2设计规那么poly2符号尺寸含义6.h0.8poly2做导线时的最小宽度6.i1.0poly2做电阻时的最小间距6.j1.0Poly2
12、电阻之间的最小间距6.k-Poly2不能用做栅6.l0.5电阻Poly2对接触孔最小覆盖6.m-除做电容外，Poly2不能与poly1重叠可做多晶可做多晶连线、多晶、多晶电阻和阻和poly-poly电容容的上极板的上极板abcdeij设计规那么implant符号尺寸含义8.a0.9注入区最小宽度8.b0.9同型注入区最小间距8.c0.6注入区对有源区最小包围8.d0.6注入区与有源区最小间距N+abcdfEH注入层设计规那么implant符号尺寸含义8.E0.75N+(P+)注入区与P+(N+)栅间距8.f0.75N+(P+)注入区与N+(P+)栅间距8.H0注入区对有源区最小覆盖定义butt
13、ingcontactN+abcdfEH设计规那么contact符号尺寸含义10.a.6*.6接触孔最小面积10.a.1.6*1.6N+/P+buttingcontact面积10.b0.7接触孔间距aabcdefggc.3a.1定定义为金属金属1与分散与分散区、多晶区、多晶1、多晶、多晶2的一切的一切衔接！接！接触孔设计规那么contact符号尺寸含义10.c(d,e)0.4有源区,Poly1,Poly2对最小孔最小覆盖10.c.30.8有源区对buttingcontact最小覆盖10.f0.6漏源区接触孔与栅最小间距10.g0.6Poly1,2上孔与有源区最小间距aabcdefggc.3a.1
14、设计规那么metal1符号尺寸含义11.a0.9金属1最小宽度11.b0.8金属1最小间距11.c.10.3金属1对最小接触孔的最小覆盖11.c.20.6金属1对buttingcontact的最小覆盖-1.5mA/um最大电流密度-制止并行金属线90度拐角，用度拐角替代abc.1c.2c.2金属1设计规那么via符号尺寸含义12.a.7*.7过孔最小面积12.b0.8过孔间距12.df-接触孔、poly-poly电容和栅上不能打过孔12.g0.4金属1对过孔的最小覆盖12.h0.5过孔与接触孔的最小间距建议0.5Poly与有源区对过孔的最小间距或覆盖12.k1.5mA 单个过孔的最大电流abg
15、hh定定义为两两层金属之金属之间的的衔接孔接孔通孔设计规那么metal2符号尺寸含义13.a0.9金属2最小宽度13.b(e)0.8金属2最小间距13.c0.4金属2对过孔的最小覆盖13.d1.5宽金属2与金属2的最小间距13.f-制止并行金属线90度拐角，用度拐角替代13.h1.5mA/um最大电流密度abcddeWidth10um可用于可用于电源源线、地、地线、总线、时钟线及各种低阻及各种低阻衔接接金属2设计规那么设计规那么power supply line符号尺寸含义17.a20.0金属2最小宽度17.b300.0金属2最小长度-Slot规那么见工艺文档由于应力释放原那由于应力释放原那么
16、，在大晶片上会么，在大晶片上会存在与大宽度金属存在与大宽度金属总线相关的可靠性总线相关的可靠性问题。表如今裂痕问题。表如今裂痕会沿着晶片的边缘会沿着晶片的边缘或转角处蔓延或转角处蔓延currentcurrentabslotmetal缝隙用于宽度任何大于缝隙用于宽度任何大于20 m，长度大于，长度大于300 m的金属线。的金属线。缝隙与电流方向平行缝隙与电流方向平行电源线设计规那么高阻多晶电阻R=R(L-Ld)/(W-Wd)R=996欧姆Ld=1.443uWd=0.162u温度系数：-3.04E-03/度电压系数：-4.36E-03/V1.01.0WL0.40.61.01.0/0.81.0Pol
17、y1Resistor0.3设计规那么Poly-Poly电容1.21.01.50.81.80.41.22.00.3WLC=0.7*W*LfF1.50.750.70.7温度系数：2.1E-05/度电压系数：-7.7E-05/V0.6幅员设计准那么(Ruleforperformance)匹配抗干扰寄生的优化可靠性匹配设计在集成电路中，集成元件的绝对精度较低，如电阻和电容，误差可达20%30%由于芯片面积很小，其阅历的加工条件几乎一样，故同一芯片上的集成元件可以到达比较高的匹配精度，如1%，甚至0.1%模拟集成电路的精度和性能通常取决于元件匹配精度匹配设计失配：丈量所得的元件值之比与设计的元件值之比的
18、偏向归一化的失配定义：设X1,X2为元件的设计值，x1,x2为其实测值，那么失配为：匹配设计失配可视为高斯随机变量假设有N个测试样本1,2,N，那么的均值为：方差为：匹配设计称均值m为系统失配称方差s为随机失配失配的分布：3失配：|m|+3s概率99.7%匹配设计失配的缘由随机失配：尺寸、掺杂、氧化层厚度等影响元件值的参量的微观动摇(fluctuation)随机失配可经过选择适宜的元件值和尺寸来减小系统失配：工艺偏向，接触孔电阻，分散区相互影响，机械压力，温度梯度等系统失配可经过幅员设计技术来降低匹配设计随机统计动摇(Fluctuations)周围动摇(peripheralfluctuatio
19、ns)发生在元件的边沿失配随周长的增大而减小区域动摇(arealfluctuations)发生在元件所覆盖的区域失配随面积的增大而减小匹配设计电容随机失配两个大小均为C的电容的失配：Kp和ka分别为周围动摇和区域动摇的奉献，均是常量普通地，电容失配与面积的平方根成反比，即容量为原来2倍，失配减小约30%不同大小电容匹配时，匹配精度由小电容决议匹配设计电阻随机失配两个阻值为R、宽度为W的电阻的失配：Kp和ka分别为周围动摇和区域动摇的奉献，均是常量普通地，电阻失配与宽度成反比，即阻值为原来2倍，失配为原来的一半不同阻值的电阻，可经过调整宽度来到达一样的匹配精度匹配设计晶体管匹配：主要关怀元件之间
20、栅源电压差分对和漏极电流电流镜的偏向栅源电压失配为：漏极电流失配为：Vt,k为元件间的阈值电压和跨导之差，Vgs1为第1个元件的有效栅电压，k1,k2为两个元件的跨导对于电压匹配，希望Vgs1小一些(0.1V)，但对电流匹配，那么希望Vgs1大一些(0.3V)匹配设计晶体管随机失配在良好的幅员设计条件下阈值电压跨导均与栅面积的平方根成反比CVt和Ck是工艺参数背栅掺杂分布的统计动摇区域动摇线宽变化，栅氧的不均匀，载流子迁移率变化等边沿和区域动摇匹配设计系统失配工艺偏向(ProcessBias)在制版、刻蚀、分散、注入等过程中的几何收缩和扩张，所导致的尺寸误差接触孔电阻对不同长度的电阻来说，该电
21、阻所占的分额不同多晶硅刻蚀率的变化(VariationsinPolysiliconEtchRate)刻蚀速率与刻蚀窗的大小有关，导致隔离大的多晶宽度小于隔离小的多晶宽度分散区相互影响同类型分散区相邻那么相互加强，异类型相邻那么相互减弱均与周围环境有关匹配设计系统失配梯度效应压力、温度、氧化层厚度的梯度问题，元件间的差别取决于梯度和间隔匹配设计系统失配例子电阻电阻设计值之为2：1由于poly2刻蚀速度的偏向，假设其宽度偏向为0.1u，那么会带来约2.4%的失配接触孔和接头处的poly电阻，将会带来约1.2%的失配；对于小电阻，失配会变大2u5u4u15R=R(Leff)/(Weff)R=996欧
22、姆Wp=0.1u匹配设计系统失配例子电容20um20um10um10um假设对poly2的刻蚀工艺偏向是0.1um，两个电容的面积分别是(10.1)2和(20.1)2，那么系统失配约为1.1%匹配设计降低系统失配的方法元件单元整数比降低工艺偏向和欧姆接触电阻的影响加dummy元件保证周围环境的对称匹配元件间间隔尽量接近公用重心设计(common-centroid)减小梯度效应匹配元件与其他元件坚持一定间隔减小分散区的相互影响匹配设计降低系统失配的例子加dummy的电阻匹配Dummy元件宽度可以小一些悬空会带来静电积累！匹配设计降低系统失配的例子一维公用重心设计二维公用重心设计匹配设计降低系统失
23、配的例子单元整数比(R1:R2=1:1.5)均匀分布和公用重心Dymmy元件R1R2R1R2R2R1R1R2dummydummy匹配设计降低系统失配的例子单元整数比(8:1)加dummy元件公用重心规划问题：布线困难，布线寄生电容影响精度C1C2匹配设计降低系统失配的例子方向一致加dummy保证周围环境对称M1M2M1M2DSDSM1M2DSDSDSDSdummydummyD,S不再对称！匹配设计降低系统失配的例子加dummy保证多晶刻蚀速率一致M1M2 M3M1M2 M3dummydummy多晶刻蚀速率不一致多晶刻蚀速率一致匹配设计降低系统失配的例子加dummy导线坚持环境对称公用重心以减小
24、梯度效应不对称互为镜像匹配设计降低系统失配的例子叉指构造交叉耦合构造D1D2S122dummydummy1D1SD2SD1共同点：对梯度效应和倾斜注入不敏感21D2SD112D1SD2关于匹配电路，放大电路不需求和下面的电流源匹配。什么是匹配？使需求匹配的管子所处的光刻环境一样。匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配把上方1转到下方1时，上方2也到达下方2位置21中心匹配最正确。尺寸非常小的匹配管子对匹配画法要求不严厉.4个以上的匹配管子,部分和整体都匹配的匹配方式最正确.匹配设计降低系统失配的例子匹配晶体管与其他晶体管坚持相当间隔，以免引起背栅掺杂浓度的变化，导致
25、阈值电压和跨导的变化dddddd2倍阱深！抗干扰设计数模混合电路的幅员规划屏蔽滤波抗干扰设计数模混合集成电路中的幅员规划模拟和数字电源地的分别模拟电路和数字电路、模拟总线和数字总线尽量分开而不交叉混合根据各模拟单元的重要程度，决议其与数字部分的间距的大小次序AnalogPowerDigitalPowerDigitalAnalog运放交换机调制电容采样编码逻辑抗干扰设计电容的屏蔽电路中的高阻接点接上极板，以减小寄生和屏蔽干扰；电容下面用接地的阱来屏蔽衬底噪声CAP此地应为“干净地！可独立接出，不与其他电路共享抗干扰设计敏感信号线的屏蔽增大线间距周围放置地线抗干扰设计敏感信号线的屏蔽包围屏蔽缺陷：
26、到地的寄生电容较大；加大了布线的难度抗干扰设计敏感电路的屏蔽用接地的维护环(guardring)维护环应接“干净的地N阱较深，接地后可用来做隔离PdiffNwell抗干扰设计加滤波电容电源线上和幅员空余地方可填加MOS电容进展电源滤波对模拟电路中的偏置电压和参考电压加多晶电容进展滤波偏置参考抗干扰设计加滤波电容电源线上和幅员空余地方可填加MOS电容进展电源滤波对模拟电路中的偏置电压和参考电压加多晶电容进展滤波P-PCAPMOSCAP寄生优化设计寄生电阻和电容会带来噪声、降低速度、添加功耗等效应降低关键途径上的寄生，如放大器输入端上的寄生电阻主要是多晶硅电阻降低关键节点的寄生，如高阻节点和活性较
27、大的节点上的寄生电容寄生优化设计晶体管的寄生优化尽量减小多晶做导线的长度经过两边接栅可优化栅极串联寄生电阻经过梳状折叠可同时优化栅极电阻和漏极寄生电容DDD寄生优化设计大尺寸晶体管的幅员梳状折叠寄生优化设计晶体管漏极寄生电容优化漏极普通接高阻节点或活性较大的节点主要指漏极分散区面积的优化目的：漏极面积SD与有效栅宽We之比，越小越好DW1QdDW2QdDQdQd寄生优化设计晶体管漏极寄生电容优化举例ROM位线上接有大量晶体管的漏极，ROM的位线电压建立速度遭到寄生电容限制地址位线寄生优化设计Contact,via与其它层的衔接Contact和via与其它层衔接时存在接触电阻和电流密度问题普通采
28、用多个最小孔并联的方法来减小电阻和提高可经过电流对于大面积的非金属层，接触孔的分布要均匀晶体管电源线电容可靠性设计防止天线效应防止Latch-Up静电放电ESD维护可靠性设计防止天线效应天线效应：当大面积的金属1直接与栅极相连，在金属腐蚀过程中，其周围聚集的离子会添加其电势，进而使栅电压添加，导致栅氧化层击穿。大面积的多晶硅也有能够出现天线效应一条条长长的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线便会将它们搜集起来，天线越长，搜集的电荷也就越多，当电荷足够多时，就会放电。IC现代工艺中经常运用的一种方法是离子刻蚀plasmaetching，
29、这种方法就是将物质高度电离并坚持一定的能量，然后将这种物质刻蚀在晶圆上，从而构成某一层。实际上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实践中，打入晶圆的离子并不成对，这样，就产生了游离电荷。另外，离子注入ionimplanting也能够导致电荷的聚集。可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。在CMOS工艺中，P型衬底是要接地的，假设这些搜集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会呵斥什么影响；假设这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里呵斥不可挽回的后果，
30、普通来讲，最容易遭到损伤的地方就是栅氧化层。通常情况下用“天线比率“antennaratio来衡量一颗芯片能发生天线效应的几率。“天线比率的定义是：构成所谓“天线的导体普通是金属的面积与所相连的栅氧化层面积的比率。随着工艺技术的开展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的能够性就越大，所以，在0.4um/DMSP/TMSP以上工艺，普通不大会思索天线效应。而采用0.4um以下的工艺就不得不思索这个问题了。可经过插入二极管的方法来处理天线效应，这样当金属搜集到电荷以后就经过二极管来放电，防止了对栅极的击穿。DMSPDoubleMetalSinglePolyTMSPThreeMeta
31、lSinglePolylayout时去除antenna方法：1.某根线发生天线效应，在接近gate地方断开该线，用高一层或高几层的衔接线普通为metal做跳线衔接。(由低到高层次顺序普通为poly1-poly2-poly3-metal1-metal2-metal3)。2.在接近gate的地方在该线上加二极管，普通不引荐此种方法，且不能消除poly呵斥的antenna。可靠性设计防止天线效应防止措施：减小衔接栅的多晶和金属1面积，令其在所接栅面积的100倍以下；采用第二层金属过渡。可靠性设计Latch-Up效应在N阱CMOS电路中，存在寄生pnp和npn晶体管，以及N阱和衬底寄生电阻寄生pnp、
32、npn晶体管，以及它们的基极到电源和地的寄生电阻，有能够构成正反响回路MOS晶体管漏极的大信号摆动，经过漏极寄生电容向N阱和衬底灌入电流，构成正反响回路的触发条件假设正反响回路的回路增益大于一，那么有能够被触发而导致latch-up，从电源汲取大电流Nwell可靠性设计Latch-Up效应多发生在大的数字输出Buffer反相器处理方法：令环路增益小于1对于幅员设计来说，应添加N阱和衬底接触孔的数量和减小它们之间的间隔，以降低N阱和衬底带电源和地的寄生电阻对于上华工艺，N阱和衬底接触孔间的间隔不得大于36um可靠性设计静电放电ESD维护ESD：ElectrostaticDischarge人体或其
33、他机械运动所积累的静电电压远远超越MOS晶体管的栅击穿电压集成电路需具备ESD维护电路HBMhumanbodymodel)是一种常用的测试集成电路抗静电才干的电路2kVDeviceUnderTest人体模型可靠性设计静电放电ESD维护集成电路中接到MOS晶体管栅极的PIN更需ESD维护，普通为输入PIN；而接到分散区的PIN相对不易受ESD损坏，普通为输出PINVoVoVoN NNN NNP PPP PPGNDGNDGND VDVDVDD DDViViViP PPN NNNwellNwellNwellP-SubtrateP-SubtrateP-SubtrateVDDVo数字Buffer的剖面构
34、造可靠性设计静电放电ESD维护输入PIN的ESD维护电路目的：保证衔接到中心电路的I点电压低于栅氧击穿电压D1，D2的面积要大，以吸收大部分的电流，构成第一级维护Rs的典型值从几百几千欧姆，普通为多晶导线电阻或分散区电阻，宽度要大一些，以免被大电流烧坏D3，D4与Rs一同构成第二级维护，面积可以小一些VDDD1D2D3D4RSESD维护电路I可靠性设计静电放电ESD维护输入ESD维护电路会带来寄生效应，能够会影响输入信号的带宽和添加热噪声串联维护电阻维护二极管的PN节电容对于某些输出Buffer比较小的输出PIN，也可采用上述ESD维护电路，不过串联电阻可减小至50500欧姆一个简单的输入PAD幅员参考焊盘构造p1m1m2RsD4D2焊盘本章小结设计规那么(TopologicalDesignRule)上华0.6umDPDMCMOS工艺拓扑设计规那么符合设计规那么的反相器幅员设计流程幅员设计准那么(Ruleforperformance)匹配、抗干扰、寄生的优化、可靠性重点：存在的问题和处理的方法
