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1、EDAEDA技术与技术与技术与技术与VHDLVHDL第2章第2章PLDPLDPLDPLD硬件特性与编程技术硬件特性与编程技术硬件特性与编程技术硬件特性与编程技术K KX康芯科技康芯科技K KX康芯科技康芯科技2.1 PLD 概述2.1 PLD 概述图图2-1 基本基本PLD器件的原理结构图器件的原理结构图输入缓冲电路与阵列或阵列输出缓冲电路输入输出K KX康芯科技康芯科技2.1.1 PLD的发展历程2.1.1 PLD的发展历程熔丝编程的熔丝编程的PROM和和PLA器件器件AMD公司推出公司推出PAL器件器件GAL器件器件FPGA器件器件EPLD器件器件CPLD器件器件内嵌复杂功能模块的内嵌复杂
2、功能模块的SoPC20世纪世纪70年代年代20世纪世纪70年代末年代末20世纪世纪80年代初年代初20世纪世纪80年代中期年代中期20世纪世纪80年代末年代末进入进入20世纪世纪90年代后年代后2.1 PLD 概述概述K KX康芯科技康芯科技2.1.2 PLD的分类2.1.2 PLD的分类 可编程逻辑器件（PLD）简单 PLD 复杂 PLD PROMPALPLAGAL CPLD FPGA 图图2-2 按集成度按集成度(PLD)分类分类2.1 PLD 概述概述K KX康芯科技康芯科技2.1.2 PLD的分类2.1.2 PLD的分类1熔丝熔丝(Fuse)型器件。型器件。2反熔丝反熔丝(Anti-f
3、use)型器件 。型器件 。3EPROM型。称为紫外线擦除电可编程逻辑器件 。型。称为紫外线擦除电可编程逻辑器件 。4EEPROM型 。型 。5SRAM型 。型 。6Flash型 。型 。2.1 PLD 概述概述从编程工艺上划分: 从编程工艺上划分: K KX康芯科技康芯科技2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理2.2.1 电路符号表示2.2.1 电路符号表示图图2-3 常用逻辑门符号与现有国标符号的对照常用逻辑门符号与现有国标符号的对照K KX康芯科技康芯科技2.2.1 电路符号表示2.2.1 电路符号表示图图2-4 PLD的互补缓冲器图的互补缓冲器图2-5 PLD的互
4、补输入图的互补输入图2-6 PLD中与阵列表示中与阵列表示图图2-7 PLD中或阵列的表示图中或阵列的表示图2-8 阵列线连接表示阵列线连接表示K KX康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 图图2-9 PROM基本结构基本结构地址译码器存储单元阵列0A1A1nA0W1W1pW0F1F1mFnp2=2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理K KX康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 0111201110110.AAAWAAAWAAAWnnnn=PROM中的地址译码器是完成中的地址译码器是完成PROM存储阵列的行的选择，其逻辑函数是：
5、存储阵列的行的选择，其逻辑函数是：2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理K KX康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 行单元的值列是存储单元阵列第而，其中11 2 1, 1=pmMpmpn2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理01, 011, 111, 1101 , 011 , 111 , 1100, 010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp+=+=+=LMLL.K KX康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 与阵列（不可编程）或阵列（可编程）0A1A1nA0W1
6、W1pW0F1F1mFnp2=图图2-10 PROM的逻辑阵列结构的逻辑阵列结构2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理K KX康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 图图2-11 PROM表达的表达的PLD阵列图阵列图与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F1010AACAAS=2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理K KX康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 图图2-12 用用PROM完成半加器逻辑阵列完成半加器逻辑阵列01110100AAFAAAAF=+=与阵列（固定）或阵列（可编程
7、）0A1A1A1A0A0A1F0F2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理K KX康芯科技康芯科技2.2.3 PLA 2.2.3 PLA 图图2-13 PLA逻辑阵列示意图逻辑阵列示意图与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理K KX康芯科技康芯科技2.2.3 PLA 2.2.3 PLA 图图2-14 PLA与与 PROM的比较的比较0A1A1F0F2A2F0A1A1F0F2A2F2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理K KX康芯科技康芯科技2.2.4 PAL 2.2.
8、4 PAL 图图2-15 PAL结构图结构图2-16 PAL的常用表示的常用表示0A1A1F0F0A1A1F0F2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理K KX康芯科技康芯科技图图2-17 一种一种PAL16V8的部分结构图的部分结构图11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 7 8121115 1619 2
9、023 2427 2831K KX康芯科技康芯科技2.2.5 GAL 2.2.5 GAL 2.2 低密度PLD可编程原理2.2 低密度PLD可编程原理GAL即通用阵列逻辑器件，首次在PLD上采用了EEPROM工艺，使得GAL具有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问题。GAL在“与-或”阵列结构上沿用了PAL的与阵列可编程、或阵列固定的结构，但对PAL的输出I/O结构进行了较大的改进，在GAL的输出部分增加了输出逻辑宏单元OLMC(Output Macro Cell)。GAL即通用阵列逻辑器件，首次在PLD上采用了EEPROM工艺，使得GAL具有电可擦除重复编程的特点
10、，彻底解决了熔丝型可编程器件的一次可编程问题。GAL在“与-或”阵列结构上沿用了PAL的与阵列可编程、或阵列固定的结构，但对PAL的输出I/O结构进行了较大的改进，在GAL的输出部分增加了输出逻辑宏单元OLMC(Output Macro Cell)。K KX康芯科技康芯科技2.3 CPLD的结构与可编程原理2.3 CPLD的结构与可编程原理图图2-18 MAX7000系列的单个宏单元结构系列的单个宏单元结构K KX康芯科技康芯科技图图2-19 MAX7128S的结构的结构1逻辑阵列块(LAB) 1逻辑阵列块(LAB) 2.3 CPLD的结构与可编程原理2.3 CPLD的结构与可编程原理K KX
11、康芯科技康芯科技2宏单元2宏单元全局时钟信号全局时钟信号由高电平有效的时钟信号使能用乘积项实现一个阵列时钟全局时钟信号全局时钟信号由高电平有效的时钟信号使能用乘积项实现一个阵列时钟2.3 CPLD的结构与可编程原理2.3 CPLD的结构与可编程原理逻辑阵列逻辑阵列MAX7000系列中的宏单元MAX7000系列中的宏单元乘积项选择矩阵乘积项选择矩阵可编程寄存器可编程寄存器K KX康芯科技康芯科技3扩展乘积项3扩展乘积项局部连线共享扩展项提供的“与非”乘积项宏单元的乘积项逻辑宏单元的乘积项逻辑图图2-20 共享扩展乘积项结构共享扩展乘积项结构2.3 CPLD的结构与可编程原理2.3 CPLD的结构
12、与可编程原理K KX康芯科技康芯科技3扩展乘积项3扩展乘积项图图2-22 并联扩展项馈送方式并联扩展项馈送方式共享扩展项并联扩展项共享扩展项并联扩展项K KX康芯科技康芯科技4可编程连线阵列(PIA) 4可编程连线阵列(PIA) 图图2-22 PIA信号布线到信号布线到LAB的方式的方式2.3 CPLD的结构与可编程原理2.3 CPLD的结构与可编程原理K KX康芯科技康芯科技5I/O控制块5I/O控制块图图2-23 EPM7128S器件的器件的I/O控制块控制块K KX康芯科技康芯科技2.4.1 查找表逻辑结构2.4.1 查找表逻辑结构图图2-24 FPGA查找表单元查找表单元查找表LUT输
13、入1输入2输入3输入4输出2.4 FPGA的结构与工作原理2.4 FPGA的结构与工作原理K KX康芯科技康芯科技0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器2.4.1 查找表逻辑结构2.4.1 查找表逻辑结构图图2-25 FPGA查找表单元内部结构查找表单元内部结构K KX康芯科技康芯科技2.4.2 Cyclone系列器件的结构与原理2.4.2 Cyclone系列器件的结构与原理图图2-26 Cyclone LE结构图结构图K KX康芯科技康芯科技2.4.2 Cyclone系列器件的结构与原理2.4.2 Cyclone系列器件的结构与原理图图2-2
14、7 Cyclone LE普通模式普通模式K KX康芯科技康芯科技同步装载清零逻辑同步装载清零逻辑寄存器寄存器两个两个2输入输入LUT(进位进位)寄存器控制信号寄存器链输入寄存器控制信号寄存器链输入Data1Data2Data3行、列和直连线布线局部布线行、列和直连线布线局部布线两个两个2输入输入LUT(和和)寄存器链输出寄存器链输出addnsub进位输出逻辑进位输出逻辑进位输入逻辑进位输入逻辑LAB 进位输入进位输入进位输入进位输入0进位输入进位输入1进位输出进位输出1进位输出进位输出02.4.2 Cyclone系列器件的结构与原理2.4.2 Cyclone系列器件的结构与原理图图2-28 C
15、yclone LE动态算术模式动态算术模式K KX康芯科技康芯科技2.4.2 Cyclone系列器件的结构与原理2.4.2 Cyclone系列器件的结构与原理图图2-29 Cyclone LAB结构结构K KX康芯科技康芯科技2.4.2 Cyclone系列器件的结构与原理2.4.2 Cyclone系列器件的结构与原理图图2-30 LAB阵列阵列K KX康芯科技康芯科技2.4.2 Cyclone系列器件的结构与原理2.4.2 Cyclone系列器件的结构与原理图图2-31LAB控制信号生成的逻辑图控制信号生成的逻辑图K KX康芯科技康芯科技2.4.2 Cyclone系列器件的结构与原理2.4.2
16、 Cyclone系列器件的结构与原理图图2-32 快速进位选择链快速进位选择链K KX康芯科技康芯科技图图2-33 LUT链和寄存器链的使用链和寄存器链的使用2.4.2 Cyclone系列器件的结构与原理2.4.2 Cyclone系列器件的结构与原理2.4 FPGA的结构与工作原理2.4 FPGA的结构与工作原理K KX康芯科技康芯科技图图2-34 LVDS连接连接2.4.2 Cyclone系列器件的结构与原理2.4.2 Cyclone系列器件的结构与原理2.4 FPGA的结构与工作原理2.4 FPGA的结构与工作原理K KX康芯科技康芯科技2.5 硬件测试技术2.5 硬件测试技术2.5.1
17、内部逻辑测试2.5.1 内部逻辑测试在ASIC设计中的扫描寄存器，是可测性设计的一种，原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态。K KX康芯科技康芯科技2.5.2 JTAG边界扫描测试2.5.2 JTAG边界扫描测试引 脚引 脚描 述描 述功 能功 能TDI测试数据输入测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。的上升沿移入。TDO测试数据输出测试数据输出(Test
18、Data Output)测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。TMS测试模式选择测试模式选择(Test Mode Select)控制信号输入引脚，负责控制信号输入引脚，负责TAP控制器的转换。控制器的转换。TMS必须在必须在TCK的上升沿到来之前稳定。的上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock Input)时钟输入到时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。电路，一些操作发生在上升沿，
19、而另一些发生在下降沿。TRST测试复位输入测试复位输入(Test Reset Input)低电平有效，异步复位边界扫描电路低电平有效，异步复位边界扫描电路(在在IEEE规范中，该引脚可选规范中，该引脚可选)。表表2-1 边界扫描边界扫描IO引脚功能引脚功能2.5 硬件测试技术2.5 硬件测试技术K KX康芯科技康芯科技2.6 FPGA/CPLD产品概述2.6 FPGA/CPLD产品概述2.6.1 Lattice公司CPLD器件系列2.6.2 Xilinx公司的FPGA和CPLD器件系列2.6.1 Lattice公司CPLD器件系列2.6.2 Xilinx公司的FPGA和CPLD器件系列1. V
20、irtex-4系列系列FPGA 2. Spartan& Spartan-3 & Spartan 3E器件系器件系3. XC9500 & XC9500XL系列系列CPLD4. Xilinx FPGA配置器件配置器件SPROM K KX康芯科技康芯科技2.6 FPGA/CPLD产品概述2.6 FPGA/CPLD产品概述2.6.3 Altera公司FPGA和CPLD器件系列2.6.3 Altera公司FPGA和CPLD器件系列1. Stratix II 系列系列FPGA 2. ACEX系列系列FPGA 3. MAX系列系列CPLD 4. Cyclone系列系列FPGA低成本低成本FPGA 5. Cy
21、clone II系列系列FPGA 6. MAX II系列器件系列器件7. Altera宏功能块及宏功能块及IP核核K KX康芯科技康芯科技2.6 FPGA/CPLD产品概述2.6 FPGA/CPLD产品概述2.6.4 Actel公司的FPGA器件2.6.5 Altera公司的FPGA配置方式与配置器件2.6.4 Actel公司的FPGA器件2.6.5 Altera公司的FPGA配置方式与配置器件K KX康芯科技康芯科技2.7 编程与配置2.7 编程与配置表表2-2 各引脚信号名称各引脚信号名称基于电可擦除存储单元的基于电可擦除存储单元的EEPROM或或Flash技术。基于技术。基于SRAM查找
22、表的编程单元。基于反熔丝编程单元。查找表的编程单元。基于反熔丝编程单元。GNDTDI-TMSVCCTDOGNDTCKJATG模式模式GNDDATA0-nSTATUS-nCONFIGVCCCONF_DONEGNDDCKPS模式模式10987654321引脚引脚K KX康芯科技康芯科技2.7 编程与配置2.7 编程与配置2.7.1 JTAG方式的在系统编程2.7.1 JTAG方式的在系统编程图图2-35 CPLD编程下载连接图编程下载连接图K KX康芯科技康芯科技2.7 编程与配置2.7 编程与配置2.7.2 使用PC并行口配置FPGA Altera的FPGA有如下几种常用编程配置方式：2.7.2
23、 使用PC并行口配置FPGA Altera的FPGA有如下几种常用编程配置方式：1配置器件模式，如用EPC器件进行配置。2PS(Passive Serial被动串行)模式。3JTAG模式，用于配置SRAM的SOF文件，或JTAG间接对配置器件编程模式。4AS（Active Serial），这个模式是针对EPCS系列配置器件而 。1配置器件模式，如用EPC器件进行配置。2PS(Passive Serial被动串行)模式。3JTAG模式，用于配置SRAM的SOF文件，或JTAG间接对配置器件编程模式。4AS（Active Serial），这个模式是针对EPCS系列配置器件而 。K KX康芯科技康芯
24、科技2.7 编程与配置2.7 编程与配置2.7.3 FPGA配置器件2.7.3 FPGA配置器件图图2-36 FPGA使用使用EPC配置器件的配置时序配置器件的配置时序K KX康芯科技康芯科技2.7 编程与配置2.7 编程与配置2.7.3 FPGA 配置器件2.7.3 FPGA 配置器件图图2-37 FPGA的配置电路原理图的配置电路原理图（注，此图来自（注，此图来自Altera资料，中间一上拉线应串资料，中间一上拉线应串1K电阻）电阻）K KX康芯科技康芯科技2.7 编程与配置2.7 编程与配置2.7.3 FPGA配置器件2.7.3 FPGA配置器件图图2-38 EPCS器件配置器件配置FPGA的电路原理图的电路原理图
