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1、 逻辑设计技术逻辑设计技术 2024/7/251 第一节第一节 MOS管的串、并联特性管的串、并联特性晶体管的驱动能力是用其导电因子来表示的，值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？一、两管串联：2024/7/252设：Vt相同，工作在线性区。将上式代入（1）得：由等效管得：2024/7/253比较（3）（4）得：同理可推出N个管子串联使用时，其等效增益因子为：2024/7/254二、两管并联二、两管并联： 同理可证，N个Vt相等的管子并联使用时：2024/7/255 第二节第二节 各种逻辑门的实现各种逻辑门的实现一、与非门：一、与非门：2024/7/256与
2、非门电路的驱动能力与非门电路的驱动能力 在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当。即在各种工作条件下，各个逻辑门的驱动能力至少不低于标准反相器的驱动能力。 设：标准反相器的导电因子为：n=p 2024/7/257设：与非门的导电因子为：n1=n2=n p1=p2=p（1）a，b=1，1时，下拉管的等效导电因子：effn=n/2（2）a，b=0，0时，上拉管的等效导电因子：effp=2p（3）a，b=1，0或0，1时，上拉管的等效导电因子：effp=p综合以上情况，驱动能力最低的工作情况是（1）（3），应使： effp=p =p ；e
3、ffn=n =n/2 即要求p管的沟道宽度比n管大1.25倍以上。2024/7/258二、或非门二、或非门：2024/7/259设：或非门的导电因子为：n1=n2=n p1=p2=p(1)当a，b=0，0 时，上拉管的等效导电因子：effp=p/2(2)当a，b=1，1时，下拉管的等效导电因子：effn=2n(3)当a，b=1，0或0，1时，下拉管的等效导电因子：effn=n综合以上情况，在驱动能力最低的工作情况（1）（3），应使：effp=p/2=p ；effn=n=n即： p=2n 所以 Wp/Wn=2n/p 22.5=5 即要求p管的宽度要比n管宽度大5倍。2024/7/2510三、三、
4、CMOSCMOS与或非门与或非门:2024/7/2511(1)a,b,c,d=0,0,0,0 时：effp=p(2)a,b,c,d=1,1,1,1时： effn=n(3)a,b,c,d有一个为1时：effp=2p/3(4)a,b,c,d=1,1,0,0 或 a,b,c,d=0,0,1,1时： effn=n/2(5)a,b,c,d=0,1,0,1或 1,0,1,0或 0,1,1,0或 1,0,0,1时： effp=p/2综合以上情况，在驱动能力最低的工作情况（4）（5），应使： effp=p/2=p effn=n/2=n 则： Wp/Wn=n/p2.52024/7/2512结 论“与-非”:pM
5、OS并联,nMOS串联“或-非”:pMOS串联,nMOS并联2024/7/2513CMOS组合逻辑单元与或非:2024/7/2514或与非:2024/7/2515练 习 请大家根据下面的函数设计一个CMOS的组合逻辑门并画出电路图： Z= A+B（CD+EF） 2024/7/2516步 骤nMOS下拉网络 E和F串联 C与D串联 和并联 和B串联 和A并联2024/7/2517作 业 请大家根据下面的函数设计一个CMOS的组合逻辑门并画出电路图： Z= AB+(CD(E+F) 2024/7/2518四、四、CMOS传输门传输门（1）单管传输门 一个MOS管可以作为一个开关使用，电路中Cl是其负
6、载电容。当Vg=0时，T截止，相当于开关断开。当Vg=1时，T导通，相当于开关合上。2024/7/2519ViVg-Vt时：输入端处于开启状态，设初始时Vo=0，则Vi刚加上时，输出端也处于开启状态，MOS管导通，沟道电流对负载电容Cl充电，至Vo=Vi。ViVg-Vt时：输入沟道被夹断，设此时VoVg-Vt，则Vi刚加上时，输出端导通，沟道电流对Cl充电，随着Vo的上升，沟道电流逐渐减小，当Vo=Vg-Vt时，输出端也夹断，MOS管截止，Vo保持Vg-Vt不变。综上所述：ViVg-Vt时，MOS管无损地传输信号ViVg-Vt时，Vo=Vg-Vt信号传输有损失，为不使Vo有损失需增大Vg。20
7、24/7/2520（2）CMOS传输门 为了解决NMOS管在传输时的信号损失，通常采用CMOS传输门作为开关使用。它是由一个N管和一个P管构成。工作时，NMOS管的衬底接地，PMOS管的衬底接电源，且NMOS管栅压Vgn与PMOS管的栅压Vgp极性相反。ViVoVgnVddVgp2024/7/2521Vgp=1，Vgn=0时：双管截止，相当于开关断开；Vgp=0，vgn=1时：双管有下列三种工作状态：ViVgn+Vtn N管导通， Vi Vgp+|Vtp| P管截止， Vi通过n管对Cl充电至：Vo=ViViVgp+|Vtp| P管导通， Vi通过双管对Cl充电至：Vo=ViVi Vgn+Vt
8、n N管截止， Vi Vgp+|Vtp| P管导通。 Vi通过P管对Cl充电至：Vo=Vi通过上述分析，CMOS传输门是较理想的开关，它可将信号无损地传输到输出端。2024/7/2522传输门特性传输门特性2024/7/2523MOS晶体管开关逻辑晶体管开关逻辑 MOS开关晶体管逻辑是建立在开关晶体管逻辑是建立在“传输晶体管传输晶体管”或或“传输门传输门”基础上的逻基础上的逻辑结构，所以又称为传输晶体管逻辑。信号的传输是通过导通的辑结构，所以又称为传输晶体管逻辑。信号的传输是通过导通的MOS器件，器件，从源传到漏或从漏传到源。这时的信号接受端的逻辑值将同时取决于信号的从源传到漏或从漏传到源。这
9、时的信号接受端的逻辑值将同时取决于信号的发送端和发送端和MOS器件栅极的逻辑值。器件栅极的逻辑值。 2024/7/2524开关逻辑开关逻辑1. 多路转换开关多路转换开关MUX 2024/7/2525CMOS结构的结构的MUX2024/7/2526带有提升电路的带有提升电路的MUX2024/7/25272. MUX逻辑应用逻辑应用 在在MUX作为选择开关的应用时，将作为选择开关的应用时，将B和和A当作控制信号，而将当作控制信号，而将C0C3当作数据信号，如果反过来，仍是这个电路结构，将当作数据信号，如果反过来，仍是这个电路结构，将C0C3当当作逻辑功能控制信号，作逻辑功能控制信号，B和和A作为逻
10、辑数据信号，我们可以得到一个作为逻辑数据信号，我们可以得到一个非常有趣地逻辑结构。非常有趣地逻辑结构。 2024/7/25282024/7/2529A、B的“与”函数枚举：A B、A B、A B、A B（=A+B）A、B的“与非”函数枚举：A B、A B、A B、A BA、B的“或”函数枚举：A+B、A+B、A+B、A+B（=AB）A、B的“或非”函数枚举：A+B、A+B、A+B、A+BA、B同相、倒相、异或、同或：A、A、B、B、 、让我们来看一看，这些逻辑是否能够涵盖所有可能的两输入逻辑让我们来看一看，这些逻辑是否能够涵盖所有可能的两输入逻辑2024/7/2530练习：设计一个实现四种逻辑
11、操作的电路，其中控制信号为练习：设计一个实现四种逻辑操作的电路，其中控制信号为K1K0，逻，逻辑输入为辑输入为A、B，当，当K1K0=00时，实现时，实现A、B的与非操作；当的与非操作；当K1K0=01时，时，实现实现A、B的或非操作；当的或非操作；当K1K0=10时，实现时，实现A、B的异或操作；当的异或操作；当K1K0=11时，实现时，实现A信号的倒相操作；信号的倒相操作； 分析：首先，我们可以确定采用四到一分析：首先，我们可以确定采用四到一MUX能够实现所需的四种逻辑能够实现所需的四种逻辑操作，接下来的任务是产生所需的四种控制编码操作，接下来的任务是产生所需的四种控制编码C3C0，同时，
12、这四，同时，这四种控制编码又对应了外部的二位控制信号种控制编码又对应了外部的二位控制信号K1K0，因此，该逻辑应由两，因此，该逻辑应由两部分组成：编码产生与控制逻辑和四到一的部分组成：编码产生与控制逻辑和四到一的MUX。 2024/7/2531查表可知，查表可知， 当实现当实现A、B与非操作时，与非操作时，C3C0为为0111； 当实现当实现A信号倒相操作时，信号倒相操作时，C3C0为为0101；当实现当实现A、B异或操作时，异或操作时，C3C0为为0110；当实现当实现A、B或非操作时，或非操作时，C3C0为为0001； K1K0=00时，时，A、B的与非操作；的与非操作；K1K0=01时，
13、时，A、B的或非操作；的或非操作；K1K0=10时，时，A、B的异或操作；的异或操作；K1K0=11时，时，A信号的倒相操作；信号的倒相操作；2024/7/2532K1K0=00, ,A、B与非操作与非操作, , C3C0为为0111;K1K0=01, A、B或非操作或非操作, , C3C0为为0001;K1K0=10, A、B异或操作异或操作, , C3C0为为0110;K1K0=11, A信号倒相操作信号倒相操作, ,C3C0为为0101。2024/7/2533全全NMOS结构结构ROM 2024/7/2534五、异或门与同或门五、异或门与同或门（1）异或门：2024/7/2535（2）同
14、或门：2024/7/2536 T6、T7总是导通的： A B X 0 0 1 1 0 0 0 1 0 1 1 1A,B=0,0时：T1,T2,T3,T4关，T5通，Vdd通过T7充电，X=1；A,B=1,0时：T1,T3关，T2,T4通，T5通，T7,T5,T4形成通路，X=0；A,B=0,1时：T1,T3通，T2,T4关，T5通，T7,T5,T3形成通路，X=0；A,B=1, 1时：T1,T2,T3,T4通，T5关，Vdd通过T7充电，X=1。2024/7/2537 第三节第三节 可编程逻辑器件可编程逻辑器件 数字系统的组成部件ASSP: Application-Specific-Stand
15、ard-ProductASIC: Application-Specific-Integrated-CircuitPLD: Programmable Logic Device2024/7/2538可编程逻辑器件分类可编程逻辑器件分类互连特性：确定型和统计型 可编程特性 一次编程熔丝或逆熔丝 EPROM结构 EEPROM 、FLASH SRAM 结构的复杂程度PLD、CPLD、FPGA 2024/7/2539PLA及其拓展结构及其拓展结构 可编程逻辑阵列可编程逻辑阵列PLA也是典型的晶体管规则阵列结构，它采用两级也是典型的晶体管规则阵列结构，它采用两级ROM形式构造电路，其两级形式构造电路，其两级
16、ROM阵列分别为阵列分别为“与平面与平面”和和“或平面或平面”，这是源于大多数逻辑表达式采用这是源于大多数逻辑表达式采用“与与-或或”结构。结构。 实际的实际的PLA结构中，结构中，“与平面与平面”并不是由并不是由“与门与门”阵列构成，同样的，阵列构成，同样的，“或平面或平面”也不是也不是“或门或门”阵列，其两个阵列，其两个“平面平面”的组合是以的组合是以“或非或非-或或非非”或者或者“与非与非-与非与非”，或者其他变形结构的阵列形式出现。，或者其他变形结构的阵列形式出现。 2024/7/2540全全NMOS结构结构ROM 2024/7/2541 “与非与非-与非与非”阵列结构阵列结构2024
17、/7/2542 “或非或非-或非或非”阵列结构阵列结构 当用当用“或非或非-或非或非”结构结构PLA实现逻辑时必须输入取反、输出实现逻辑时必须输入取反、输出取反。取反。 2024/7/2543 PLAPLA设计方法：设计方法： （1）把功能表转化成表达式，并把原表达式中的最小项归并简化。 功能表功能表 A B C Z1 Z2 Z3 Z40 0 01 0 00 1 01 1 0 0 0 11 0 10 1 11 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 0 0 0 0 1 1 0 0 0 0 1 0 1 0 0 02024/7/25442024/7/2545（2）对
18、上式各乘积项进行编号，形成“与”阵列。2024/7/2546（3）改写输出表达式，形成“或”阵列2024/7/2547（4）画电路图 2024/7/2548 （5）设计版图(棒状图）2024/7/2549练习：用或非练习：用或非-或非结构的或非结构的PLA实现下面的逻辑实现下面的逻辑解解：这这个个逻逻辑辑函函数数就就是是前前面面传传输输门门逻逻辑辑描描述述的的逻逻辑辑，我我们们当当时时采采用用的的是是ROM+MUX的的结结构构，现现在在采采用用PLA进进行行设设计计。首首先先需需将将函函数数化化为为标标准准的的与与-或表达式：或表达式：2024/7/25502024/7/2551复习：复习：1. MOS管的串、并联特性管的串、并联特性2. CMOS组合逻辑门组合逻辑门“与或非与或非”结构结构3. 分别利用传输门逻辑和分别利用传输门逻辑和PLA结构设计电路结构设计电路2024/7/2552
