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1、EXIT第第 6 章组合逻辑电路章组合逻辑电路 EXIT组合逻辑电路组合逻辑电路及特点及特点组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险MSIMSI构成的组合逻辑电路的分析与设计构成的组合逻辑电路的分析与设计常用组合逻辑电路常用组合逻辑电路组合逻辑电路的组合逻辑电路的分析和设计方法分析和设计方法本章小结本章小结主要内容主要内容本章目标本章目标EXIT 本章目标本章目标n了解全加器、译码器、编码器、数据选择了解全加器、译码器、编码器、数据选择器的器的vhdl描述；描述；n掌握组合逻辑电路的分析与设计方法；掌握组合逻辑电路的分析与设计方法；n掌握常用中规模组合逻辑器件的基本结构掌握常用中规模组
2、合逻辑器件的基本结构及扩展应用；及扩展应用；n掌握基于掌握基于QuartusII的图形输入法设计仿真的图形输入法设计仿真组合逻辑电路。组合逻辑电路。EXIT关键术语：关键术语： SSI组合逻辑电路组合逻辑电路MSI组合逻辑电路组合逻辑电路6.1特点与功能描述特点与功能描述组合逻辑电路组合逻辑电路 电路在任一时刻的输出状态仅取决于该时刻输入信号的状态，而与电路原有状态无关 一个封装内部的逻辑门个数小于12个的集成电路 一个封装内部有12100个等效逻辑门的集成电路。EXIT 1. 1.组合逻辑电路示意图组合逻辑电路示意图EXIT2.2.组合逻辑电路的特点与描述方法组合逻辑电路的特点与描述方法 组
3、合逻辑电路的逻辑功能特点：组合逻辑电路的逻辑功能特点： 没有存储和记忆作用。没有存储和记忆作用。 组合逻辑电路的组成特点：组合逻辑电路的组成特点： 由门电路构成，不含存储元件，只存在从输入到由门电路构成，不含存储元件，只存在从输入到输出的通路，没有反馈回路。输出的通路，没有反馈回路。 组合逻辑电路的描述方法：组合逻辑电路的描述方法：逻辑表达式、真值表、卡诺图和逻辑图，还可以逻辑表达式、真值表、卡诺图和逻辑图，还可以用硬件描述语言用硬件描述语言VHDL和和Verilog来描述。来描述。EXIT主要要求：主要要求：掌握组合逻辑电路掌握组合逻辑电路分析与设计的基本方法分析与设计的基本方法。熟练掌握熟
4、练掌握逻辑表达式、真值表、卡诺图和逻逻辑表达式、真值表、卡诺图和逻辑图辑图表示法。表示法。 SSI SSI构成的组合逻辑电路构成的组合逻辑电路 的分析与设计的分析与设计 6.2EXIT 6.2.1 6.2.1 组合逻辑电路的基本分析方法组合逻辑电路的基本分析方法分析思路：分析思路：基本步骤：基本步骤：根根据据给给定定逻逻辑辑电电路路，找找出出输输出出输输入入间间的的逻逻辑辑关关系系，从而确定电路的逻辑功能。从而确定电路的逻辑功能。根据给定逻辑图根据给定逻辑图写出输出逻辑式写出输出逻辑式，并进行必要的化简，并进行必要的化简列真值表列真值表分析逻辑功能分析逻辑功能EXIT 例例6-1 6-1 分析
5、下图所示电路的逻辑功能。分析下图所示电路的逻辑功能。解：解： ( (1) )写出输出逻辑函数式写出输出逻辑函数式( (3) )分析逻辑功能分析逻辑功能( (2) )列逻辑函数真值表列逻辑函数真值表1111000YBA输输出出输输入入00根据同或功能可列出真值表如上表；根据同或功能可列出真值表如上表；也可先求标准与或式，然后得真值表。后也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。者是分析电路的常用方法，下面介绍之。通过分析真值表通过分析真值表特点来说明功能。特点来说明功能。A、B 两个输入变量的状态相同时，输出两个输入变量的状态相同时，输出为为1，否则输出为，否则输出
6、为0。因此，图示电路为同或。因此，图示电路为同或电路，实现了两个变量的同或逻辑功能。电路，实现了两个变量的同或逻辑功能。011EXIT 初学者一般从输入向输出逐级写出各初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。入直接推出整个电路的输出逻辑式。 由由Si 表达式可知，表达式可知，当输入有奇数个当输入有奇数个1时，时，Si=1，否则，否则Si =0。 例例 分析下图电路的逻辑功能。分析下图电路的逻辑功能。解：解：( (2) )列真值表列真值表( (1) )写出输出逻辑函数式写出输出逻辑函数式AiBiCi-
7、1CiSiAiBi Ci-1010001 11101 1 1 1111011101001110010100000CiSiCi-1BiAi输输出出输输入入11110000由由Ci-1表达表达式可画出其式可画出其卡诺图为：卡诺图为：11101000可列出真值表为可列出真值表为( (3) )分析逻辑功能分析逻辑功能将将两两个个一一位位二二进进制制数数Ai 、Bi与与低低位位来来的的进进位位Ci- -1相相加加，Si 为为本本位位和和，Ci 为为向向高高位位产产生生的的进位。这种功能的电路称为全加器。进位。这种功能的电路称为全加器。EXIT6.2.2 SSI6.2.2 SSI构成的组合逻辑电路设计构成
8、的组合逻辑电路设计基本步骤：基本步骤：分析设计要求并分析设计要求并列出真值表列出真值表求最简输出求最简输出逻辑式逻辑式画逻辑图。画逻辑图。 首先分析给定问题，弄清楚输入变量和输出变量是首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值哪些，并规定它们的符号与逻辑取值( (即规定它们何时即规定它们何时取值取值0，何时取值，何时取值1) )。然后分析输出变量和输入变量间。然后分析输出变量和输入变量间的逻辑关系，列出真值表。的逻辑关系，列出真值表。根根据据真真值值表表用用代代数数法法或或卡卡诺诺图图法法求求最最简简与与或或式式，然然后后根根据据题题中中对对门门电电路路类类型
9、型的的要要求求，将将最最简简与与或或式式变变换为与门类型对应的最简式。换为与门类型对应的最简式。 根据简化或变换后的逻辑函数表达式画出逻辑电路图。EXIT下面通过例题学习下面通过例题学习如何设计组合逻辑电路如何设计组合逻辑电路( (一一) )单输出组合逻辑电路设计举例单输出组合逻辑电路设计举例 例例 设计一个设计一个A、B、C三人表决电路。当表决某个提案时，三人表决电路。当表决某个提案时，多数人同意，则提案通过，但多数人同意，则提案通过，但A具有否决权。用与非门实现。具有否决权。用与非门实现。解：解： ( (1) )分析设计要求，列出真值表分析设计要求，列出真值表设设A、B、C同意提案时取值同
10、意提案时取值为为1，不同意时取值为，不同意时取值为0；Y 表示表示表决结果，提案通过则取值为表决结果，提案通过则取值为1，否则取值为否则取值为0。可得真值表如右。可得真值表如右。A、B、C三人表决电路三人表决电路多数人同意，则提案通过，但多数人同意，则提案通过，但A具有否决权具有否决权111011101001110010100000YCBA输出输出输输入入0000000011111111110( (2) )化简输出函数化简输出函数Y=AC+ABABC010001 11101 1 1 0 0 0 0 0用与非门实现用与非门实现，并求最简与非式，并求最简与非式=AC+AB=ACABEXIT( (3
11、) )根据输出逻辑式画逻辑图根据输出逻辑式画逻辑图YABCY =ACAB( (二二) )多多输出组合逻辑电路设计举例输出组合逻辑电路设计举例 EXIT【例例6-36-3】某大楼某大楼电梯系梯系统设有有3 3部部电梯，梯，为了了监测电梯运行情况，需要梯运行情况，需要设计一个一个电梯运行情况梯运行情况监测电路，路，规定只要有定只要有2 2部以上部以上电梯运行，梯运行，则监测电路路输出出电梯系梯系统正常工作信号，否正常工作信号，否则输出出电梯系梯系统故障信号。故障信号。试用与非用与非门和或和或非非门分分别设计该电梯系梯系统运行情况运行情况监测电路。路。解：（解：（1 1）根据）根据题意，意，输入入变
12、量用量用A,B.CA,B.C分别表示分别表示3 3部电梯的运行状态，输部电梯的运行状态，输出变量用出变量用F F表示表示监测电路路输出信号状出信号状态。输入入变量用量用逻辑1 1表示表示电梯正在运行，梯正在运行，用用逻辑0 0表示表示电梯停止运行；梯停止运行；输出出变量用量用逻辑1 1表示系表示系统运行正常，用运行正常，用逻辑0 0表示系表示系统运行故障。由此可列出如下所示真运行故障。由此可列出如下所示真值表。表。EXIT (4) 画逻辑图画逻辑图（2）根据真值表写出输出逻辑函数表达式）根据真值表写出输出逻辑函数表达式（3）用卡诺图进行化简。可得简化的逻辑表达式）用卡诺图进行化简。可得简化的逻
13、辑表达式EXIT实现【例【例6-36-3】设计的的电路可有多个不同的方案。下面介路可有多个不同的方案。下面介绍两种常用的方案两种常用的方案。 方案一：用与非方案一：用与非门实现将将简化后表达式化后表达式变换为与非与非- -与非表达式与非表达式方案二：用或非方案二：用或非门实现由卡由卡诺图圈圈0 0，化，化简出最出最简或与式，或与式，进而而变换为或非或非- -或非表或非表达式达式EXIT【例【例6-4】试分别用逻辑门和】试分别用逻辑门和VHDL语言设计一个语言设计一个8421码转换成码转换成5421码码的码组变换电路。的码组变换电路。1.用逻辑门设计用逻辑门设计 解：解：(1) 根据题意列出真值
14、表根据题意列出真值表（2 2）用卡）用卡诺图化筒化筒EXIT由卡由卡诺图化化简 ( (注意无关注意无关项的使用的使用) )可得如下可得如下逻辑函数表达式：函数表达式：（3 3）根据）根据逻辑函数表达式画出函数表达式画出逻辑图EXIT2用用VHDL实现实现 利用上面已推出的逻辑函数表达式，结构体采用数据流描述。其利用上面已推出的逻辑函数表达式，结构体采用数据流描述。其VHDL程程序如下：序如下： library ieee; use ieee.std_logic_1164.all;entity xiti309 is port(a,b,c,d:in std_logic;y3,y2,y1,y0:out
15、 std_logic);end;architecture xiti309ar of xiti309 is begin y3=a or (b and c) or (b and d); y2=(a and d) or (b and (not c) and (not d); y1=(a and (not d) or (not b) and c) or (c and d); y0=(a and (not d) or (not a) and (not b) and d) or (b and c and (not d);end xiti309ar;EXIT* *【例例6-56-5】在只有原在只有原变量量输
16、入、没有反入、没有反变量量输入条件下，用最少与非入条件下，用最少与非门实现下列函数。下列函数。解：（解：（1 1）用卡）用卡诺图对函数函数进行化行化简，得到最，得到最简与或式。与或式。由式画出的逻辑电路如由式画出的逻辑电路如下下图图所示所示EXIT（2 2）对简化式做如下化式做如下变换: : 1. 利用多余利用多余项定理定理添加多余添加多余项（生成（生成项） 原式变为原式变为2. 合并尾部因子合并尾部因子3. 变为与非变为与非-与非式与非式4. 画逻电路辑图画逻电路辑图EXIT6.3 常用组合逻辑电路常用组合逻辑电路6.3.1 加法器加法器半加器：半加器：只考虑本位两个二进制数相加，而不考虑来
17、自低位进只考虑本位两个二进制数相加，而不考虑来自低位进 位数相加的运算电路。位数相加的运算电路。 全加器：全加器：除考虑本位两个二进制数相加外，还考虑来自低位进除考虑本位两个二进制数相加外，还考虑来自低位进 位数相加的运算电路。位数相加的运算电路。 串行进位：串行进位：电路进行二进制加法运算时，各全加器由低位到高电路进行二进制加法运算时，各全加器由低位到高 位逐位传递进位信号。位逐位传递进位信号。 超前进位：超前进位：电路进行二进制加法运算时，通过快速进位电路几电路进行二进制加法运算时，通过快速进位电路几 乎同时产生进位信号。乎同时产生进位信号。 EXIT1.1.半加器半加器（加法器基本单元）
18、加法器基本单元）半加器半加器 HalfAdder，简称，简称HA。它只将两个。它只将两个1位位二进制数相加，而不考虑低位来的进位。二进制数相加，而不考虑低位来的进位。1011010101100000CiSiBiAi输输出出输输入入AiBiSiCiCOSiCiAiBiEXIT半加器电路能用半加器电路能用与非门实现吗？与非门实现吗？用与非门实现的半加器电路为用与非门实现的半加器电路为AiBiSiCi1 iiiBAC = =iiiiiBABAS+ += =iiiiiiABABBA. .= =此式虽非最简，但这样可利用此式虽非最简，但这样可利用Ci 中的中的信号信号Ai Bi ，省去实现省去实现 Ai
19、 和和Bi 的两个非门，的两个非门，从而使整体电路最简。从而使整体电路最简。EXIT全加器全加器FullAdder，简称，简称FA。能将本位的两个。能将本位的两个二进制数和邻低位来的进位数进行相加。二进制数和邻低位来的进位数进行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi输输出出输入输入AiBiSiCiCOCICi-1EXIT 用用VHDL描述一位全加器描述一位全加器nlibrary ieee;nuse ieee.std_logic_1164.all;nentity adder isn port (ai, bi, ci : in
20、 std_logic; n si, co : out std_logic); nend adder;narchitecture adder of adder is nbeginnsi= ai xor bi xor ci;ncooutpoutpoutpoutpoutpoutpoutpoutpoutpled7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 =0000000; -不显示 end case; end process;end behv;EXIT6.3.3编码器编码器 主要要求：主要要求： 理解编码的概念。理解编码的概念。 理解常用编码
21、器的类型、逻辑功能和使用方法。理解常用编码器的类型、逻辑功能和使用方法。EXIT编码器的概念与类型编码器的概念与类型 编码编码 将具有特定含义的信息编将具有特定含义的信息编成相应二进制代码的过程。成相应二进制代码的过程。实现编码功能的电路实现编码功能的电路 编码器编码器 二进制普通编码器二进制普通编码器 二二- -十进制普通编码器十进制普通编码器 优先编码器优先编码器 编码器编码器( (即即Encoder) )被编被编信号信号 二进制二进制代码代码 编编码码器器 EXIT1.1.二进制编码器二进制编码器【例例6-136-13】试设计一个输入为低电平有效、输出为原码的试设计一个输入为低电平有效、
22、输出为原码的 3 3位二进制普通编码器，位二进制普通编码器， 用与非门实现。用与非门实现。 这8 8个个编码信号是相互排斥的。信号是相互排斥的。 EXIT当都都为1 1时，输出出=000=000，就是，就是 的的编码，所以，所以输入入线可以不画出。可以不画出。EXITI1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD码编码器码编码器2. 2. 二十进制编码器二十进制编码器将将09十个十十个十进制数转换为二进制进制数转换为二进制代码的电路。又称代码的电路。又称十十进制编码器进制编码器。 I0省略不画省略不画输出输出4位位二进制代码二进制代码原码输出原码输出I1I2I3I4I5I6
23、I7Y0Y1Y2I8I9Y310011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0输出输出输入输入10线线4线线编码器编码器被编信号被编信号高电平有效高电平有效EXIT为何要使用为何要使用优先编码器？优先编码器？3.3.优先编码器优先编码器 ( (即即 Priority Encoder) ) 111100000000
24、1101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输输出出输输入入允许同时输入数个编码信号，并只对其中允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。优先权最高的信号进行编码输出的电路。 普通编码器在任普通编码器在任何时刻只允许一个输何时刻只允许一个输入端请求编码，否则入端请求编码，否则输出发生混乱。输出发生混乱。EXITCT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二二- -十进制优先编码器十进制优先
25、编码器CT74LS147I9=1，I8=0时时，不论不论I0I7为为0还是还是1，电路只，电路只对对I8进行编进行编码，输出反码码，输出反码0111。反码输出反码输出被编信号输入，被编信号输入，( (省省略了略了I0) )，低电平有效。，低电平有效。0111111111110101111111110001111111101101111110010111110100111100001110111010011001111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输出输出输入输入 I9=0时时，不论其他，不论其他Ii 为为0还是还是1，电路只，电路只对对I9进行编进行编码
26、码，输出，输出Y3Y2Y1Y0=0110，为反码，其原码为为反码，其原码为1001。111010011001111111111111无编码请求无编码请求Y3Y2Y1Y0=1111依依次次类类推推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被编信号优先级别从高到被编信号优先级别从高到低依次为低依次为I9、I8、I7、I6、I5、I4、I3、I2、I1、I0。EXIT用用VHDL描述描述4线线-2线优先编码器线优先编码器nlibrary ieee;nuse ieee.std_logic_1164.all; nentity encoder isn port(n a: in
27、std_logic_vector(3 downto 0); n y: out std_logic_vector(1 downto 0); n eo: out std_logic);nend encoder;narchitecture encoderp of encoder is nbeginn process(a) nbeginn if a(3)=1 thenn y=11; EXITn eo=1; n elsif a(2)=1 thenn y=10; n eo=1; n elsif a(1)=1 thenn y=01; n eo=1; n elsif a(0)=1 thenn y=00; n
28、eo=1; n elsif a=0000 thenn y=00; n eo=0; n end if;n end process;nend encoderp;EXIT应用实例应用实例3【例【例6-16】 水箱水位监测显示电路设计水箱水位监测显示电路设计 已知一个水箱高已知一个水箱高10米，为了监测水箱水位的变化情米，为了监测水箱水位的变化情况，试设计一个水箱中水面高度监测显示电路。显示分辨况，试设计一个水箱中水面高度监测显示电路。显示分辨率以整数米（率以整数米（m）为单位。）为单位。编码和译码的对应转换真值表编码和译码的对应转换真值表EXIT水箱水位监测显示电路原理水箱水位监测显示电路原理图图
29、图中中 为水箱水位水箱水位监测探探头，其，其给出的数据作出的数据作为优先先编码器的器的输入，入，优先先编码器的器的输出出经非非门反相后送反相后送给七段七段显示示译码器，器，译码器器输出直接出直接驱动数数码管管显示水位高度。示水位高度。EXIT数据分配器数据分配器: : 根据地址码的要求，将一路数据根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。分配到指定输出通道上去的电路。Demultiplexer，简称简称DMUXY0DY1Y2Y34路数据分配器工作示意图路数据分配器工作示意图A1A0一路输入一路输入多路输出多路输出地址码输入地址码输入10Y1=DD6.3.4 数据分配器数据分配
30、器EXIT用用VHDL语言描述语言描述1分分4路数据分配器路数据分配器library ieee;use ieee.std_logic_1164.all;entity mux4t1 is port ( s1, s2:in std_logic; datain:in std_logic; a, b, c, d:out std_logic);end mux4t1;architecture one of mux4t1 issignal s:std_logic_vector( 1 downto 0 );signal dataout:std_logic_vector( 3 downto 0 );begin
31、s dataout dataout dataout dataout dataout = zzzz;end case;end process;a=dataout(0);b=dataout(1);c=dataout(2);d=dataout(3);end architecture one;EXIT 下下图是用图是用3线线-8线译码器线译码器74LS138构成的构成的1路路-8路反码或路反码或原码输出的数据分配器。图（原码输出的数据分配器。图（a）是反码输出的数据分配器，）是反码输出的数据分配器，图（图（b）是原码输出的数据分配器，）是原码输出的数据分配器，图（图（b）图（图（a）EXIT主要要求：
32、主要要求：理解数据选择器和数据分配器的作用。理解数据选择器和数据分配器的作用。理解常用理解常用数据选择器的逻辑功能及其使用数据选择器的逻辑功能及其使用。掌握用掌握用数据选择器实现组合逻辑电路数据选择器实现组合逻辑电路的方法。的方法。6.3.5数据选择器数据选择器EXITD0YD1D2D34选选1数据选择器工作示意图数据选择器工作示意图A1A01.1.数据选择器数据选择器数据选择器数据选择器: : 根据地址码的要求，从多路输入信号中根据地址码的要求，从多路输入信号中 选择其中一路输出的电路选择其中一路输出的电路. .又称多路选择器又称多路选择器( (Multiplexer，简称，简称MUX) )
33、或多路开关。或多路开关。多路输入多路输入一路输出一路输出地址码输入地址码输入10Y=D1D1常用常用2选选1、4选选1、8选选1和和16选选1等数据选择器。等数据选择器。数据选择器的输入信号个数数据选择器的输入信号个数N 与地址与地址码个数码个数n 的关系为的关系为 N =2nEXIT 【例【例6-17】 试设计一个试设计一个4选选1的数据选择器，具有使能控制的数据选择器，具有使能控制端。当控制信号为端。当控制信号为1时，数据选择器不工作。当控制信号为时，数据选择器不工作。当控制信号为0时，数据选择器处于工作状态，用与或门实现。其逻辑功能时，数据选择器处于工作状态，用与或门实现。其逻辑功能示意
34、图如图示意图如图（a）所示。所示。图图（a）4选选1数据选择器的功能表数据选择器的功能表EXIT用用VHDL语言描述语言描述4选选1数据选择器数据选择器library ieee;use ieee.std_logic_1164.all;entity mux41 is port (inp: in std_logic_vector(3 downto 0); a,b:in std_logic; y:out std_logic);end entity mux41;architecture art of mux41 is signal sel:std_logic_vector(1 downto 0); B
35、egin EXIT sel=b&a; process(inp,sel) is begin if (sel=00) then y=inp(0); elsif (sel=01) then y=inp(1); elsif (sel=10) then y=inp(2); else yB)Y(AB)Y(A=B)00001010101010011001ABAABABBY(AB)EXIT2.2.多位数值比较器多位数值比较器可利用可利用1位数值比较器构成位数值比较器构成比较原理：从最高位开始逐步向低位进行比较。比较原理：从最高位开始逐步向低位进行比较。例如例如比较比较A=A3A2A1A0和和B=B3B2B1B
36、0的大小：的大小：若若A3B3，则，则AB；若；若A3B3，则，则AB2，则，则AB；若；若A2B2，则，则AB；若；若A2=B2，则再去比较更低位。，则再去比较更低位。 依次类推，直至最低位比较结束。依次类推，直至最低位比较结束。EXIT 图图（a）为为4位数值比较器位数值比较器74LS85的逻辑能示意图，图中的逻辑能示意图，图中 和和 为两组相比较的为两组相比较的4位二进制数的位二进制数的输入端输入端 ， 和和 为级联输入端为级联输入端， 和和 为比较结果输出端。为比较结果输出端。74LS85的逻辑的逻辑符号符号图图74LS85的功能表的功能表EXITEXIT应用实例应用实例6 【例例6-
37、216-21】两路数字温度两路数字温度监测比比较电路路 当当A 路监测到的温度高于路监测到的温度高于B 路监测到的温度时绿灯亮，当路监测到的温度时绿灯亮，当A 路监测到的路监测到的温度低于温度低于 B路监测到的温度时红灯亮，两路监测到的温度相等黄灯亮。路监测到的温度时红灯亮，两路监测到的温度相等黄灯亮。EXIT主要要求：主要要求： 掌握常用掌握常用MSI组合逻辑电路的设计与分析。组合逻辑电路的设计与分析。6.4 6.4 采用采用MSIMSI的组合逻辑电路的分析与设计的组合逻辑电路的分析与设计掌握掌握MSI组合逻辑电路设计的比较法、扩展法组合逻辑电路设计的比较法、扩展法和降维图法。和降维图法。E
38、XIT6.4.1中规模集成器件构成的组合电路的设计中规模集成器件构成的组合电路的设计n基本步骤基本步骤 (1) (1) 根据题意列真值表；根据题意列真值表；(2) (2) 由由真真值值表表写写逻逻辑辑函函数数表表达达式式，将将要要实实现现的的逻逻辑辑函函数数表表达达式式变变换换成成与与所所用用中中规规模模集集成成器器件件逻逻辑辑函函数数表表达达式式相相似似的的形形式式，比比较较逻逻辑辑函函数数表表达式（达式（比较法比较法）；逻辑函数比较可能出现下列几种情况：）；逻辑函数比较可能出现下列几种情况： 若若要要实实现现的的组组合合逻逻辑辑函函数数表表达达式式与与某某种种中中规规模模集集成成器器件件的
39、的逻逻辑辑函数表达式形式上完全一致，则可选用该种器件实现设计；函数表达式形式上完全一致，则可选用该种器件实现设计； 若若要要实实现现的的组组合合逻逻辑辑函函数数表表达达式式是是某某种种中中规规模模集集成成器器件件的的逻逻辑辑函函数数表表达达式式的的一一部部分分，则则只只需需对对器器件件多多余余的的输输入入端端作作适适当当处处理理(接接1或或接接0)即可。即可。 若若要要实实现现的的组组合合逻逻辑辑函函数数的的变变量量比比某某种种中中规规模模集集成成器器件件的的输输入入变量多，则可通过变量多，则可通过扩展法扩展法或或降维降维的方法来实现设计。的方法来实现设计。(3) (3) 根据比较结果，画出逻
40、辑电路图。根据比较结果，画出逻辑电路图。EXIT1用具有用具有n 个地址个地址输入端的中入端的中规模集成器件模集成器件实现 n 变量量逻辑函数函数（1）用译码器设计组合逻辑电路）用译码器设计组合逻辑电路 由由于于二二进进制制译译码码器器的的输输出出端端能能提提供供输输入入变变量量的的全全部部最最小小项项，而而任任何何组组合合逻逻辑辑函函数数都都可可以以变变换换为为最最小小项项之之和和的的标标准准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。式，因此用二进制译码器和门电路可实现任何组合逻辑函数。 当译码器输出低电平有效时，多选用与非门；当译码器输出低电平有效时，多选用与非门； 当译码器输
41、出高电平有效时，多选用或门当译码器输出高电平有效时，多选用或门。EXIT由于有由于有A、B、C 三个变量三个变量，故选用故选用3线线- -8线线译码器。译码器。解：解：( (1) )根据逻辑函数选择译码器根据逻辑函数选择译码器 例例 试用译码器和门电路实现逻辑函数试用译码器和门电路实现逻辑函数选用选用3线线- -8线线译码器译码器74LS138，并令并令A2=A，A1=B，A0=C。( (2) )将函数式变换为标准与将函数式变换为标准与- -或式或式( (3) )根据译码器的输出有效电平确定需用的门电路根据译码器的输出有效电平确定需用的门电路EXITABCYY1Y0Y3Y4Y2Y5Y6Y71S
42、TASTBSTCA0A1A274LS138( (4) )画连线图画连线图Y&74LS138输出低电平有效输出低电平有效，i =07因此，将因此，将Y 函数式变换为函数式变换为采用采用5输入与非门输入与非门，其输入取自，其输入取自Y1、Y3、Y5、Y6和和Y7。EXIT 例例 试用译码器实现全加器。试用译码器实现全加器。解：解：( (1) )分析设计要求，列出真值表分析设计要求，列出真值表设被加数为设被加数为Ai，加数为，加数为Bi，低位进位数为，低位进位数为Ci- -1。输出本位和为输出本位和为Si，向高位的进位数为，向高位的进位数为Ci。列出全加器的真值表如下：列出全加器的真值表如下：111
43、1110011101010100110110010100110000000CiSiCi- -1BiAi输输出出输输入入( (3) )选择译码器选择译码器选用选用3线线8线线译码器译码器CT74LS138。并令。并令A2=Ai，A1=Bi，A0=Ci-1。( (2) )根据真值表写函数式根据真值表写函数式EXITY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAiSiCi- -1A0A1A2CT74LS138CiBi( (4) )根据译码器的输出有效电平确定需用的门电路根据译码器的输出有效电平确定需用的门电路( (5) )画连线图画连线图Ci&Si&74LS138输出低电平有效输出低电平有效
44、，i =07因此，将函数式变换为因此，将函数式变换为EXIT【例【例6-22】 试用用3线-8线译码器器74LS138和和门电路路实现下列多下列多输出出逻辑函数：函数：解：解： 将将化化为最小最小项之和形式之和形式EXIT 令令，将，将用用译码器的器的输出出表示，因此有表示，因此有 根据上式式可画出根据上式式可画出的的逻辑电路路图。EXIT（2 2）用数据选择器实现组合逻辑函数）用数据选择器实现组合逻辑函数 由于数据选择器在输入数据全部为由于数据选择器在输入数据全部为1时，输出为时，输出为地址输入变量全体最小项的和。地址输入变量全体最小项的和。例如例如4选选1数据选择器的输出数据选择器的输出Y
45、 =m0D0+m1D1+m2D2+m3D3当当D0=D1=D2=D3=1时，时，Y =m0+m1+m2+m3。当当D0D3为为0、1的不同组合时，的不同组合时，Y 可输出不同的可输出不同的最小项表达式。最小项表达式。而任何一个逻辑函数都可表示成最小项表达式，而任何一个逻辑函数都可表示成最小项表达式，当逻辑函数的变量个数和数据选择器的地址当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接输入变量个数相同时，可直接将逻辑函数输入变将逻辑函数输入变量有序地接数据选择器的地址输入端。量有序地接数据选择器的地址输入端。因此因此用数据选择器可实现任何组合逻辑函数用数据选择器可实现任何组合逻辑
46、函数。EXIT CT74LS151有有 A2、A1 、A0三个地址输入端，三个地址输入端，正好用以输入三变量正好用以输入三变量A、B、C 。 例例 试用数据选择器实现函数试用数据选择器实现函数Y =AB +AC +BC 。该题可用代数法或卡诺图法求解。该题可用代数法或卡诺图法求解。Y为三变量函数为三变量函数，故选用故选用8选选1数据选择器，现选数据选择器，现选用用74LS151。代代 数数 法法 求求 解解解：解：( (2) )写出逻辑函数的写出逻辑函数的最小项表达式最小项表达式Y =AB +AC +BC =ABC +ABC +ABC +ABC( (3) )写出数据选择器的输出表达式写出数据选
47、择器的输出表达式Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7( (4) )比较比较Y 和和Y两式中最小项的对应关系两式中最小项的对应关系( (1) )选择数据选择器选择数据选择器令令A =A2，B =A1，C =A0则则Y=ABCD0+ABCD1+ABCD2+ABCD3+ABCD4+ABCD5+ABCD6+ABCD7ABCABCABCABCABCABCABCABC+为使为使Y =Y，应令，应令D0=D1=D2=D4=0D3=D5=D6=D7=1EXIT( (5) )画连线图画连线图74LS15
48、1A2A1A0D0D7D6D5D4D3D2D1STYYYABC1即可得输出函数即可得输出函数D0D2D1D4D7D6D5D31EXIT( (1) )选择数据选择器选择数据选择器选用选用74LS151( (2) )画出画出Y 和数据选择器输出和数据选择器输出Y 的卡诺图的卡诺图( (3) )比较逻辑函数比较逻辑函数Y 和和Y 的卡诺图的卡诺图设设Y =Y 、A =A2、B =A1、C =A0对比两张卡诺图后得对比两张卡诺图后得D0=D1=D2=D4=0D3=D5=D6=D7=1( (4) )画连线图画连线图ABC010001 11101 1 1 1 0 0 0 0Y的的卡卡诺诺图图A2A1A00
49、10001 1110D6 D7D5 D3 D0 D1 D2 D4 Y的的卡卡诺诺图图1 1 1 1D6 D7D5 D3卡卡 诺诺 图图 法法 求求 解解解：解：与代数法所得图相同与代数法所得图相同EXIT2用具有用具有个地址个地址输入端的数据入端的数据选择器器实现变量量逻辑函数函数（1）用两片）用两片 个地址输入端的数据选择器实现个地址输入端的数据选择器实现 变量逻辑函数变量逻辑函数（扩展法）（扩展法）【例例6-24】 用双用双4选选1数据选择器数据选择器74LSl53和少量逻辑门实现和少量逻辑门实现逻辑函数逻辑函数。解：先将解：先将74LSl53扩展成扩展成8选选l数据选择器，再用数据选择器
50、，再用8选选1数据选数据选择器设计电路。择器设计电路。 写出逻辑函数写出逻辑函数 的标准与的标准与-或表达式或表达式EXIT 写出数据选择器输出逻辑函数写出数据选择器输出逻辑函数 的表达式，的表达式， 画出画出 和和 的卡诺图，如图所示，的卡诺图，如图所示， (a) 的卡诺图；的卡诺图； (b) 的卡诺图的卡诺图EXIT设，比较和两个卡诺图可得 画逻辑图。根据上式可画出图（画逻辑图。根据上式可画出图（b）所示的逻辑图）所示的逻辑图（b）EXIT（2）用具有）用具有 个地址输入端的数据选择器实现个地址输入端的数据选择器实现 变量逻辑函数变量逻辑函数（代数法）（代数法）【例例6-25】 用一个用一
51、个4选选1数据选择器（数据选择器（1/2 74LSl53）和门电路）和门电路实现逻辑函数。实现逻辑函数。解：解： 写出逻辑函数写出逻辑函数 的与的与-或表达式或表达式 写出写出4选1数据数据选择器器输出出逻辑函数函数的表达式的表达式 EXIT 比较比较 和和 两式两式可得可得 ，且，且设设 画逻辑图。根据上式可画出图所示的逻辑图画逻辑图。根据上式可画出图所示的逻辑图EXIT（3）用具有）用具有 个地址输入端的数据选择器实现个地址输入端的数据选择器实现 变量逻辑函数变量逻辑函数（降维图）（降维图） 一般将卡诺图的变量数称为该图的维数。如果把某些变一般将卡诺图的变量数称为该图的维数。如果把某些变量
52、也作为卡诺图小方格内的值，则会减少卡诺图的维数，这量也作为卡诺图小方格内的值，则会减少卡诺图的维数，这种卡诺图称为降维卡诺图，简称降维图。作为降维图小方格种卡诺图称为降维卡诺图，简称降维图。作为降维图小方格中的值的那些变量称为记图变量，每一个记图变量均可由表中的值的那些变量称为记图变量，每一个记图变量均可由表达式达式 来描述，其中记图变量为来描述，其中记图变量为 x。对于原卡诺图。对于原卡诺图(或或降维图降维图)中，当中，当 x=0 时，原图单元值为时，原图单元值为F ，X=1 时，原图单元时，原图单元值为值为G ，则在新的降维图对应单元中填入子函数，则在新的降维图对应单元中填入子函数 。其中
53、其中 F和和G 可以为可以为0，可以为，可以为1，可以为某另一变量，也可以，可以为某另一变量，也可以为某一函数。为某一函数。EXIT【例例6-26】分别用一片分别用一片8选数据选择器和一片选数据选择器和一片4选数据选择器选数据选择器实现以下函数实现以下函数解：解： 作出作出 的卡诺图和降维图，如图的卡诺图和降维图，如图6-65中中(a)、(b)、(c)所示，其中把所示，其中把 D和和C 分别作为分别作为3变量降维图和变量降维图和2变量降维图变量降维图的记图变量。的记图变量。EXIT画出画出8选选1和和4选选1数据选择器卡诺图数据选择器卡诺图 将函数降维图将函数降维图(b)和和(c)分别与分别与
54、8选选1和和4选选1数据选择器卡诺数据选择器卡诺图比较可得：图比较可得：采用采用8选选1数据选择器时数据选择器时采用采用4选选1数据选择器时数据选择器时EXIT 由上两式分别画出逻辑电路，如图所示。由上两式分别画出逻辑电路，如图所示。(a)用用8选选1数据选择器实现数据选择器实现 (b) 用用4选选1数据选择器实数据选择器实EXIT6.4.2中规模集成器件构成的组合电路的分析中规模集成器件构成的组合电路的分析基本分析步骤如下：基本分析步骤如下：（1）对对给给定定的的逻逻辑辑电电路路图图加加以以分分析析，根根据据电电路路的的复复杂杂程程度度和和器器件件类类型型，将将电电路路划划分分为为一一个个或
55、或多多个个逻逻辑辑功功能块；能块；（2）写出功能块的逻辑函数表达式；）写出功能块的逻辑函数表达式；（3）由逻辑函数式列真值表；）由逻辑函数式列真值表；（4）根根据据逻逻辑辑函函数数表表达达式式或或真真值值表表分分析析出出功功能能块块的的逻辑功能；逻辑功能；（5）如如果果有有多多个个逻逻辑辑功功能能块块，则则在在各各功功能能块块电电路路分分析的基础上，对整个电路进行整体功能的分析。析的基础上，对整个电路进行整体功能的分析。EXIT【例【例6-27】 试分析分析下下图所示所示电路的路的逻辑功能。功能。解：解：该电路就一个路就一个译码器模器模块（1 1）根据）根据电路路图可以写出表达式可以写出表达式
56、 （2）根据表达式，可以列出如表所示真值表）根据表达式，可以列出如表所示真值表。 （3 3）由真）由真值表可知，表可知，电路路实现的是奇、偶校的是奇、偶校验功能。功能。实现的是奇校验功能，实现的是偶校验功能。EXIT【例【例6-28】试分析试分析下下图所示电路的逻辑功能。图所示电路的逻辑功能。解解：（1）分分析析图示示电路路，得得到到双双4选1数据数据选择器数据器数据输入端数据。入端数据。时有 时有（2)双双4选1数据数据选择器器输出端出端逻辑表达式表达式、 令令的的逻辑表达式表达式 得得 ，（3）由式列出功能表。）由式列出功能表。（4）根据功能表可以看出，）根据功能表可以看出，电路路是是由双
57、由双4选1数据数据选择器构成的一位二器构成的一位二进制数全加器制数全加器。EXIT主要要求：主要要求： 了解竞争冒险现象及其产生的原因和消除措施。了解竞争冒险现象及其产生的原因和消除措施。4.7 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险EXIT一、竞争冒险现象及其危害一、竞争冒险现象及其危害当信号通过导线和门电路时，将产生时间延迟。当信号通过导线和门电路时，将产生时间延迟。因此，因此，同一个门的一组输入信号，同一个门的一组输入信号，由于它们在此前通由于它们在此前通过不同数目的门，经过不同长度导线的传输，过不同数目的门，经过不同长度导线的传输，到达门到达门输入端的时间会有先有后，这种现象
58、称为竞争。输入端的时间会有先有后，这种现象称为竞争。逻辑门因输入端的逻辑门因输入端的竞争而导致输出产生竞争而导致输出产生不应有的不应有的尖峰干扰脉冲的现象，称为冒险。尖峰干扰脉冲的现象，称为冒险。可能导致错误动作可能导致错误动作EXIT二、竞争冒险的产生原因及消除方法二、竞争冒险的产生原因及消除方法0 0型型冒险举例冒险举例 可见，在组合逻辑电路中，当一个门电路可见，在组合逻辑电路中，当一个门电路( (如如G2) )输入两个向相反方向变化的互补信号时，输入两个向相反方向变化的互补信号时，则在输出端可则在输出端可能会产生尖峰干扰脉冲。能会产生尖峰干扰脉冲。1 1型型冒险举例冒险举例G2G1AYY
59、=A+AA理理想想考虑门延时考虑门延时AY11AY1tpdG2G1AYY=AAA理理想想考虑门延时考虑门延时Y0AAY1tpdEXIT由于尖峰干扰脉冲的宽度很窄，在由于尖峰干扰脉冲的宽度很窄，在可能产生尖可能产生尖峰干扰脉冲的门电路输出端与地之间接入峰干扰脉冲的门电路输出端与地之间接入一个容量一个容量为为几十皮法的电容几十皮法的电容就可吸收掉尖峰干扰脉冲。就可吸收掉尖峰干扰脉冲。1.加封锁脉冲加封锁脉冲2.加选通脉冲加选通脉冲3.修改逻辑设计修改逻辑设计4.接入滤波电容接入滤波电容消除冒险的方法：消除冒险的方法：EXIT例例5-2: 用用3-8线译码器线译码器74138和一个和一个8选选1数据
60、选择器设数据选择器设计一个计一个3位二进制数等值比较器位二进制数等值比较器(包括原理图输入、编译、包括原理图输入、编译、综合、适配、仿真综合、适配、仿真) 解：根据在Quartus Il平台上使用原理图输入法设计 数字逻辑电路的基本流程，其设计步骤如下： 1) 编辑设计文件 (1) 建立文件夹 (2) 输入源程序（原理图输入) (3) 文件存盘 2) 建立工程项目 3) 编译综合 EXIT 3位二进制数等值比较器的原理图 EXIT4)仿真测试 (1)建立仿真测试波形文件 (2)设置仿真时间区域 (3)输入工程Example的信号节点 (4)文件存盘 (5)启动仿真器，观察仿真结果 3位二进制数
61、等值比较器仿真输出波形文件 EXIT组合逻辑电路指组合逻辑电路指任一时刻的输出仅取决于任一时刻的输出仅取决于该时刻输入信号的取值组合，而与电路原该时刻输入信号的取值组合，而与电路原有状态无关有状态无关的电路。它在逻辑功能上的特的电路。它在逻辑功能上的特点是：没有点是：没有存储和记忆作用存储和记忆作用；在电路结构；在电路结构上的特点是：由各种门电路组成，不含记上的特点是：由各种门电路组成，不含记忆单元，只存在从输入到输出的通路，忆单元，只存在从输入到输出的通路，没有反馈回路。没有反馈回路。 本章小结本章小结EXIT组合逻辑电路的描述方法主要有逻辑表达式、组合逻辑电路的描述方法主要有逻辑表达式、真
62、值表、卡诺图和逻辑图等。真值表、卡诺图和逻辑图等。 组合逻辑电路的组合逻辑电路的基本分析方法基本分析方法是：根据给定电是：根据给定电路逐级写出输出函数式，并进行必要的化简和路逐级写出输出函数式，并进行必要的化简和变换，然后列出真值表，确定电路的逻辑功能。变换，然后列出真值表，确定电路的逻辑功能。组合逻辑电路的组合逻辑电路的基本设计方法基本设计方法是：根据给定是：根据给定设计任务进行逻辑抽象，列出真值表，然后设计任务进行逻辑抽象，列出真值表，然后写出输出函数式并进行适当化简和变换，写出输出函数式并进行适当化简和变换，求出最简表达式，从而画出最简求出最简表达式，从而画出最简( (或称或称最佳最佳)
63、 )逻辑电路。逻辑电路。EXIT以以MSI组件为基本单元的电路设计，其最简含组件为基本单元的电路设计，其最简含义是：义是：MSI组件个数最少，品种最少，组件之组件个数最少，品种最少，组件之间的连线最少。间的连线最少。以逻辑门为基本单元的电路设计，其最简含义以逻辑门为基本单元的电路设计，其最简含义是：逻辑门数目最少，且各个逻辑门输入端的是：逻辑门数目最少，且各个逻辑门输入端的数目和电路的级数也最少，没有竟争冒险。数目和电路的级数也最少，没有竟争冒险。 用于实现组合逻辑电路的用于实现组合逻辑电路的MSI组件主要有组件主要有译码器和数据选择器。译码器和数据选择器。 EXIT编码器、译码器、数据选择器
64、、数据分配器、编码器、译码器、数据选择器、数据分配器、数值比较器和加法器等是常用的数值比较器和加法器等是常用的MSI组合逻辑组合逻辑部件，学习时应重点掌握其逻辑功能及应用。部件，学习时应重点掌握其逻辑功能及应用。数据选择器的作用数据选择器的作用是是根据地址码的要求，根据地址码的要求，从多路输入信号中选择其中一路输出。从多路输入信号中选择其中一路输出。数据分配器的作用数据分配器的作用是是根据地址码的要求，根据地址码的要求，将一路数据分配到指定输出通道上去。将一路数据分配到指定输出通道上去。EXIT译码器的作用译码器的作用是将表示特定意义信息的二进是将表示特定意义信息的二进制代码翻译出来，常用的有
65、制代码翻译出来，常用的有二进制译码器、二进制译码器、二二- -十进制译码器和十进制译码器和数码显示译码器。数码显示译码器。编码器的作用编码器的作用是将具有特定含义的信息编成是将具有特定含义的信息编成相应二进制代码输出，常用的有相应二进制代码输出，常用的有二进制编码二进制编码器、二器、二- -十进制编码器和优先编码器。十进制编码器和优先编码器。数值比较器数值比较器用于比较两个二进制数的大小。用于比较两个二进制数的大小。 EXIT加法器加法器用于实现多位加法运算，其单元电路有用于实现多位加法运算，其单元电路有半加器和全加器；其集成电路主要有半加器和全加器；其集成电路主要有串行进位串行进位加法器和超前进位加法器。加法器和超前进位加法器。同一个门的一组输入信号到达的时间有先有后，同一个门的一组输入信号到达的时间有先有后，这种现象称为这种现象称为竞争竞争。竞争而导致输出产生尖峰。竞争而导致输出产生尖峰干扰脉冲的现象，称为干扰脉冲的现象，称为冒险冒险。竞争冒险可能导。竞争冒险可能导致负载电路误动作，应用中需加以注意。致负载电路误动作，应用中需加以注意。
